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Sato, Takashi

Graduate School of Informatics, Department of Communications and Computer Engineering Professor

Sato, Takashi
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    Last Updated :2022/05/14

    Basic Information

    Faculty

    • 工学部 工学部 電気電子工学科

    Academic Degree

    • 工学修士(早稲田大学)
    • 博士(情報学)(京都大学)

    ID,URL

    Website(s) (URL(s))

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      Last Updated :2022/05/14

      Research

      Research Topics, Overview of the research

      • Research Topics

        集積システムの設計、統計的解析と最適化
      • Overview of the research

        Physical design and optimization of integrated circuits, Reliability-aware circuit design, Variability-aware circuit design, Hardware security, Power device modeling and characterization, Emerging computing

      Research Areas

      • Manufacturing technology (mechanical, electrical/electronic, chemical engineering), Electronic devices and equipment
      • Informatics, Information security
      • Informatics, Computer systems

      Papers

      • Hybrid CMOS and pseudo-CMOS organic memory for flexible sensors
        Zhaoxing Qin; Kazunori Kuribara; Yasuhiro Ogasahara; Takashi Sato
        IEEE Sensors Journal, Mar. 2022, Peer-reviewed, Last author
      • Efficient analysis and mitigation of workload-dependent aging degradation
        Shumpei Morita; Song Bian; Michihiro Shintani; Takashi Sato
        IEEE Transactions on Computer-Aided Design (TCAD), Mar. 2022, Peer-reviewed, Last author
      • Investigation of layout-dependent characteristic change for improving performance of organic thin-film transistors
        Kunihiro Oshima; Kazunori Kuribara; Takashi Sato
        IEEE International Conference on Microelectronic Test Structures (ICMTS), Mar. 2022, Peer-reviewed, Last author, Corresponding author
      • dGPLVM: A nonparametric device model for statistical circuit simulation
        Kyohei Shimozato; Takashi Sato
        IEEE International Conference on Microelectronic Test Structures (ICMTS), Mar. 2022, Peer-reviewed, Last author, Corresponding author
      • Characteristic degradation of power MOSFETs by X-ray irradiation and its recovery
        Masato Shiozaki; Takashi Sato
        IEEE International Reliability Physics Symposium, Mar. 2022, Peer-reviewed, Last author
      • Adaptive outlier detection for power MOSFETs based on Gaussian process regression
        Kyohei Shimozato; Michihiro Shintani; Takashi Sato
        IEEE Applied Power Electronics Conference and Exposition (APEC), Mar. 2022, Peer-reviewed, Last author
      • Accelerating parameter extraction of power MOSFET models using automatic differentiation
        Michihiro Shintani; Aoi Ueda; Takashi Sato
        IEEE Transactions on Power Electronics (TPEL), Mar. 2022, Peer-reviewed, Last author
      • Evaluation of thermal couple impedance model of power modules for accurate die temperature estimation up to 200℃
        Yohei Nakamura; Naotaka Kuroda; Ken Nakahara; Michihiro Shintani; Takashi Sato
        Japanese Journal of Applied Physics (JJAP), Feb. 2022, Peer-reviewed, Last author
      • Respiratory rate estimation based on WiFi frame capture
        Takamochi Kanda; Takashi Sato; Hiromitsu Awano; Sota Kondo; Koji Yamamoto
        IEEE Consumer Communications & Networking Conference (CCNC), Jan. 2022, Peer-reviewed
      • Yield and leakage current of organic thin-film transistor logic gates toward reliable and low-power operation of large-scale logic circuits for IoT nodes
        Ogasahara, Yasuhiro; Kuribara, Kazunori; Oshima, Kunihiro; Qin, Zhaoxing; Sato, Takashi
        Japanese Journal of Applied Physics, Dec. 2021, Peer-reviewed, Last author
      • Towards better standard cell library: Optimizing compound logic gates for TFHE
        Kotaro Matsuoka; Yusuke Hoshizuki; Takashi Sato; Song Bian
        ACM Workshop on Encrypted Computing & Applied Homomorphic Cryptography (WAHC), Nov. 2021, Peer-reviewed
      • APAS: Application-specific accelerators for RLWE-based homomorphic linear transformations
        Song Bian; Dur E Shahwar Kundi; Kazuma Hirozawa; Weiqiang Liu; Takashi Sato
        IEEE Transactions on Information Forensics & Security (TIFS), Nov. 2021, Peer-reviewed, Last author
      • Motion robust remote photoplethsymography via frequency domain motion artifact reduction
        Suraj Hebber; Takashi Sato
        IEEE Biomedical Circuits and Systems Conference (BIOCAS), Oct. 2021, Peer-reviewed, Last author
      • Sensitivity analysis of device parameter variation on current imbalance of parallel connected SiC power MOSFETs
        Yohei Nakamura; Michihiro Shintani; Takashi Sato
        IEEE Energy Conversion Congress and Expo (ECCE), Oct. 2021, Peer-reviewed, Last author
      • Rail-to-rail output voltage swing of inverter with organic thin-film transistor at 2.5V Vdd toward reliable operation of low leakage large scale logic circuits
        Yasuhiro Ogasahara; Kazunori Kuribara; Kunihiro Oshima; Takashi Sato
        International Conference on Solid State Devices and Materials (SSDM), Sep. 2021, Peer-reviewed, Last author
      • Experimental Validation of Thermal Couple Impedance Model for Accurate Die Temperature Estimation in Power Modules
        Yohei Nakamura; Naotaka Kuroda; Ken Nakahara; Michihiro Shintani; Takashi Sato
        International Conference on Solid State Devices and Materials (SSDM), Sep. 2021, Peer-reviewed, Last author
      • Statistical device modeling with arbitrary model-parameter distribution via Markov Chain Monte Carlo
        Hiroki Tsukamoto; Song Bian; Takashi Sato
        nternational Conference on Simulation of Semiconductor Processes and Devices (SISPAD), Sep. 2021, Peer-reviewed, Last author, Corresponding author
      • Analysis of thermal concentration failure in unclamped inductive switching based on three-dimensional electro-thermal simulation with on-chip variation
        Kyohei Shimozato; Yohei Nakamura; Takashi Sato
        International Conference on Simulation of Semiconductor Processes and Devices (SISPAD), Sep. 2021, Peer-reviewed, Last author
      • Virtual secure platform: A five-stage pipeline processor over TFHE
        Kotaro Matsuoka; Ryotaro Banno; Naoki Matsumoto; Takashi Sato; Song Bian
        Usenix Security Symposium, Aug. 2021, Peer-reviewed
      • Investigation of BTI-induced threshold voltage shift for power MOSFETs during switching operation
        Michihiro Shintani; Takashi Sato
        Proc. International Symposium on 3D Power Electronics Integration and Manufacturing (3D-PEIM), Jul. 2021, Peer-reviewed, Invited, Last author
      • Extraction of heart rate variability using commodity Wi-Fi devices
        Itsuki Shirakami; Takashi Sato
        IEEE Conference on Biomedical and Health Informatics (BHI), Jul. 2021, Peer-reviewed, Last author
      • Privacy-preserving medical image segmentation via hybrid trusted execution environment
        Song Bian; Weiweng Jiang; Takashi Sato
        ACM/IEEE Design Automation Conference (DAC), Jun. 2021, Peer-reviewed, Last author
      • An SRAM-based scratchpad memory for organic IoT sensors
        Zhaoxing Qin; Kazunori Kuribara; Takashi Sato
        Proc. IEEE International Conference on Flexible and Printable Sensors and Systems (FLEPS), Jun. 2021, Peer-reviewed, Last author
      • Automatic parallelism tuning for module learning with errors based post-quantum key exchanges on GPUs
        Tatsuki Ono; Song Bian; Takashi Sato
        Proc. IEEE International Symposium on Circuits and Systems (ISCAS), May 2021, Peer-reviewed, Last author
      • Clonable PUF: On the design of PUFs that share equivalent responses
        Takashi Sato; Yuki Tanaka; Song Bian
        Proc. IEEE International Symposium on Circuits and Systems (ISCAS), May 2021, Peer-reviewed, Lead author, Corresponding author
      • Stable organic SRAM cell with p-type access transistors
        Zhaoxing Qin; Song Bian; Kazunori Kuribara; Takashi Sato
        Japanese Journal of Applied Physics (JJAP), Feb. 2021, Peer-reviewed, Last author
      • Separation of bias stress degradation factors in organic thin-film transistors
        Kunihiro Oshima; Song Bian; Kazunori Kuribara; Takashi Sato
        Japanese Journal of Applied Physics (JJAP), Feb. 2021, Peer-reviewed, Last author
      • An Electrothermal Compact Model of SiC MOSFETs for Analyzing Avalanche Failure Mechanism
        Kyohei Shimozato; Yohei Nakamura; Song Bian; Takashi Sato
        Japanese Journal of Applied Physics (JJAP), Feb. 2021, Peer-reviewed, Last author
      • Influences of device parameters variability on current sharing of parallel-connected SiC MOSFETs
        Yohei Nakamura; Michihiro Shintani; Takashi Sato
        Proc. IEEE Asian Test Symposium (ATS), Nov. 2020, Peer-reviewed, Last author
      • Measurement of BTI-induced threshold voltage shift for power MOSFETs under switching operation
        Aoi Ueda; Michihiro Shintani; Michiko Inoue; Takashi Sato
        Proc. IEEE Asian Test Symposium (ATS), Nov. 2020, Peer-reviewed, Invited, Last author
      • A Compact device model for SiC MOSFETs valid for wide-temperature range
        Kohei Shimozato; Takashi Sato
        Proc. IEEE Workshop on Wide Bandgap Power Devices and Applications in Asia (WiPDA-Asia), Sep. 2020, Peer-reviewed, Last author, Corresponding author
      • An electrothermal compact model of SiC MOSFETs for simulating unclamped inductive switching tests
        Kyohei Shimozato; Yohei Nakamura; Song Bian; Takashi Sato
        Proc. International Conference on Solid State Devices and Materials (SSDM), Sep. 2020, Peer-reviewed
      • Design of an organic SRAM cell with p-type access transistors
        Qin Zhaoxing; Kazunori Kuribara; Song Bian; Takashi Sato
        Proc. International Conference on Solid State Devices and Materials (SSDM), Sep. 2020, Peer-reviewed, Last author
      • Quantification of insulator and semiconductor carrier trapping in organic thin film transistors using DNTT and TU-1
        Kunihiro Oshima; Kazunori Kuribara; Song Bian; Takashi Sato
        Proc. International Conference on Solid State Devices and Materials (SSDM), Sep. 2020, Peer-reviewed, Last author
      • BUNET: Blind medical image segmentation based on secure UNET
        Song Bian; Xiaowei Xu; Weiwen Jiang; Yiyu Shi; Takashi Sato
        Proc. Medical Image Computing and Computer Assisted Interventions (MICCAI), Sep. 2020, Peer-reviewed, Last author
      • Organic Current Mirror PUF for Improved Stability against Device Aging
        Zhaoxing Qin; Michihiro Shintani; Kazunori Kuribara; Yasuhiro Ogasahara; Takashi Sato
        IEEE Sensors Journal, Jul. 2020, Peer-reviewed, Last author, Corresponding author
      • ENSEI: Efficient Secure Inference via Frequency-domain Homomorphic Convolution for Privacy-preserving Visual Recognition
        S. Bian; T. Wang; M. Hiromoto; Y. Shi; T. Sato
        Computer Vision and Pattern Recognition (CVPR), Jul. 2020, Peer-reviewed, Last author
      • Clustering Approach for Solving Traveling Salesman Problems via Ising Model Based Solver
        A.Dan; R. Shimizu; T. Nishikawa; S. Bian; T. Sato
        ACM/IEEE Design Automation Conference (DAC), Jul. 2020, Peer-reviewed, Last author, Corresponding author
      • NASS: Optimizing Secure Inference via Neural Architecture Search
        S. Bian; W. Jian, Q. Lu; T. Sato
        European Conference on Artificial Intelligence (ECAI), Jun. 2020, Peer-reviewed, Last author
      • Measurement and Modeling of Ambient-air-induced Degradation in Organic Thin-film Transistor
        Michihiro Shintani; Michiaki Saito; Kazunori Kuribara; Yasuhiro Ogasahara; Takashi Sato
        IEEE Transactions on Semiconductor Manufacturing (TSM), May 2020, Peer-reviewed, Last author
      • Statistical Extraction of Normally and Lognormally Distributed Model Parameters for Power MOSFETs
        Hiroki Tsukamoto; Michihiro Shintani; Takashi Sato
        IEEE Transactions on Semiconductor Manufacturing (TSM), May 2020, Peer-reviewed, Last author
      • Ed-PUF: Event Driven Physical Unclonable Function for Camera Authentication in Reactive Monitoring System
        Y. Zheng; X. Zhao; T. Sato; Y. Cao; C.-H. Chang
        IEEE Transactions on Information Forensics and Security (TIFS), Mar. 2020, Peer-reviewed
      • Recovery-aware Bias-stress Degradation Model for Organic Thin-film Transistors Considering Drain and Gate Bias Voltages
        K. Oshima; M. Shintani; K. Kuribara; Y. Ogasahara; T. Sato
        Japanese Journal of Applied Physics (JJAP), Feb. 2020, Peer-reviewed, Last author
      • A Tuning-free Hardware Reservoir Based on MOSFET Crossbar Array for Practical Echo State Network Implementation
        Y. Kume; S. Bian; T. Sato
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2020, Peer-reviewed, Last author
      • GPU-based Ising Computing for Solving Max-cut Combinatorial Optimization Problems (accepted)
        C. Cook; H. Zhao; T. Sato; M. Hiromoto; S. Tan
        Integration, the VLSI Journal, Dec. 2019, Peer-reviewed
      • Parameter Extraction Procedure for Surface-potential-based SiC MOSFET Model
        M. Shintani; H. Tsukamoto; T. Sato
        IEEE Workshop on Wide Bandgap Power Devices and Applications (WiPDA), Oct. 2019, Peer-reviewed, Last author
      • A Tuning-free Reservoir of MOSFET Crossbar Array for Inexpensive Hardware Realization of Echo State Network
        Y. Kume; M. Hiromoto; T. Sato
        The 22nd workshop on synthesis and system integration of mixed information technologies (SASIMI), Oct. 2019, Peer-reviewed, Last author
      • Improved Multiplier Architecture on ASIC for RLWE-based Key Exchange
        T. Ono; S. Bian; T. Sato
        The 22nd workshop on synthesis and system integration of mixed information technologies (SASIMI), Oct. 2019, Peer-reviewed, Last author
      • Estimation of NBTI-induced Timing Degradation Considering Duty Ratio
        K. Oshima; S. Bian; T. Sato
        The 22nd workshop on synthesis and system integration of mixed information technologies (SASIMI), Oct. 2019, Peer-reviewed
      • Heart Rate Estimation During Exercise from Photoplethysmographic Signals Using Convolutional Neural Network
        M. Nakamura; T. Sato
        Biomedical Circuits and Systems Conference (BIOCAS), Oct. 2019, Peer-reviewed, Last author, Corresponding author
      • Experimental Study of Bias Stress Degradation of Organic Thin Film Transistors
        K. Oshima; M. Saito; M. Shintani; K. Kuribara; Y. Ogasahara; T. Sato
        International Conference on Solid State Devices and Materials (SSDM), Sep. 2019, Peer-reviewed, Last author
      • A Three-level Active Gate Drive Circuit for Power MOSFETs Utilizing a Generic Gate Driver IC
        M. Shintani; K. Oishi; T. Sato
        International Conference on Silicon Carbide and Related Materials (ICSCRM), Sep. 2019, Peer-reviewed, Last author
      • OCM-PUF: An Organic Current Mirror PUF With Enhanced Resilience to Device Degradation
        Z. Qin; M. Shintani; K. Kuribara; Y. Ogasahara; T. Sato
        IEEE International Conference on Flexible and Printable Sensors and Systems (FLEPS), Jul. 2019, Peer-reviewed, Last author
      • Filianore: Better Multiplier Architectures for LWE-based Post-quantum Key Exchange
        S. Bian; M. Hiromoto; T. Sato
        ACM/IEEE Design Automation Conference (DAC), Jun. 2019, Peer-reviewed, Last author
      • Study on Statistical Parameter Extraction of Power MOSFET Model by Principal Component Analysis
        H. Tsukamoto; M. Shintani; T. Sato
        IEEE International Conference on Microelectronic Test Structures (ICMTS), Mar. 2019, Peer-reviewed, Last author, Corresponding author
      • A Compact Model of I-V Characteristic Degradation for Organic Thin Film Transistors
        M. Saito; M. Shintani; K. Kuribara; Y. Ogasahara; T. Sato
        IEEE International Conference on Microelectronic Test Structures (ICMTS), Mar. 2019, Peer-reviewed, Last author, Corresponding author
      • DArL: Dynamic Parameter Adjustment for LWE-based Secure Inference
        S. Bian; M. Hiromoto; T. Sato
        Design, Automation and Test in Europe (DATE), Mar. 2019, Peer-reviewed, Last author
      • Hardware-accelerated Secured Naive Bayesian Filter Based on Partially Homomorphic Encryption
        S. Bian; M. Hiromoto; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Feb. 2019, Peer-reviewed, Last author
      • Feasibility of a Low-power, Low-voltage Complementary Organic Thin Film Transistor Buskeeper Physical Unclonable Function
        Y. Ogasahara; K. Kuribara; M. Shintani; T. Sato
        Japanese Journal of Applied Physics (JJAP), Jan. 2019, Peer-reviewed, Last author
      • Towards Practical Homomorphic Email Filtering: A Hardware-accelerated Secure Naive Bayesian Filter
        S. Bian; M. Hiromoto; T. Sato
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2019, Peer-reviewed, Last author
      • Surface-potential-based Silicon Carbide Power MOSFET Model for Circuit Simulation
        M. Shintani; Y. Nakamura; K. Oishi; M. Hiromoto; T. Hikihara; T. Sato
        IEEE Transactions on Power Electronics (TPEL), Dec. 2018, Peer-reviewed, Last author
      • A Transient Approach for Input Capacitance Characterization of Power Devices (Invited)
        T. Sato
        IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT), Nov. 2018, Peer-reviewed, Invited, Lead author, Last author, Corresponding author
      • Measurement and Modeling of Frequency Degradation of an oTFT Ring Oscillator
        M. Saito; M. Shintani; K. Kuribara; Y. Ogasahara; T. Sato
        IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT), Nov. 2018, Peer-reviewed, Last author
      • An Experimental Design of Robust Current-mode Arbiter PUF Using Organic Thin Film Transistors
        Z. Qin; M. Shintani; K. Kuribara; Y. Ogasahara; T. Sato
        IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT), Nov. 2018, Peer-reviewed, Last author
      • Enhancing the Solution Quality of Hardware Ising-model Solver via Parallel Tempering
        H. Gyoten; M. Hiromoto; T. Sato
        IEEE/ACM International Conference on Computer-Aided Design (ICCAD), Nov. 2018, Peer-reviewed
      • Initial Parameter Extraction Procedure for Surface-potential-based SiC MOSFET Model
        M. Shintani; T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2018, Peer-reviewed
      • On the Reset Operation of Organic Cross-coupled Inverter
        M. Saito; M. Shintani; K. Kuribara; Y. Ogasahara; M. Hiromoto; T. Sato
        International Conference on Solid State Devices and Materials (SSDM), Sep. 2018, Peer-reviewed, Last author
      • MRO-PUF: Physically Unclonable Function With Enhanced Resistance Against Machine Learning Attacks Utilizing Instantaneous Output of Ring Oscillator
        M. Hiromoto; M. Yoshinaga; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Jul. 2018, Peer-reviewed, Last author
      • Efficient Mini-batch Training on Memristor Neural Network Integrating Gradient Calculation and Weight Update
        S. Yamamori; M. Hiromoto; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Jul. 2018, Peer-reviewed
      • Modeling of Interelectrode Parasitic Elements of V-groove SiC MOSFET
        R. Zhou; M. Shintani; M. Hiromoto; T. Sato
        Nonlinear Theory and Its Applications, IEICE, Jul. 2018, Peer-reviewed
      • Fast and Robust Heart Rate Estimation from Videos Through Dynamic Region Selection
        Y. Fujita; M. Hiromoto; T. Sato
        International Engineering in Medicine and Biology Conference (EMBC), Jul. 2018, Peer-reviewed, Last author
      • Interpolation-based Object Detection Using Motion Vectors for Embedded Real-time Tracking Systems
        T. Ujiie; M. Hiromoto; T. Sato
        IEEE Embedded Vision Workshop, Jun. 2018, Peer-reviewed, Last author
      • DWE: Decrypting Learning With Errors With Errors
        S. Bian; M. Hiromoto; T. Sato
        ACM/IEEE Design Automation Conference (DAC), Jun. 2018, Peer-reviewed, Last author
      • Coin Flipping PUF: A Novel PUF With Improved Resistance Against Machine Learning Attacks
        Y. Tanaka; S. Bian; M. Hiromoto; T. Sato
        IEEE Transactions on Circuits and Systems--II: Express Briefs (TCASII), May 2018, Peer-reviewed
      • RRAM/CMOS-hybrid Architecture of Annealing Processor for Fully Connected Ising Model
        S. Matsumoto; H. Gyoten; M. Hiromoto; T. Sato
        IEEE International Memory Workshop (IMW), May 2018, Peer-reviewed
      • A Plotter-based Automatic Measurements and Statistical Characterization of Multiple Discrete Power Devices
        M. Shintani; B. N. Dauphin; K. Oishi; M. Hiromoto; T. Sato
        International power electronics conference (IPEC), May 2018, Peer-reviewed, Last author
      • Coin Flipping PUF: A New PUF With Improved Resistance Against Machine Learning Attacks
        Y. Tanaka; S. Bian; M. Hiromoto; T. Sato
        IEEE International Symposium on Circuits and Systems (ISCAS), May 2018, Peer-reviewed
      • Mechanically and Electrically Robust Metal-mask Design for Organic CMOS Circuits
        M. Shintani; Z. Qin; K. Kuribara; Y. Ogasahara; M. Hiromoto; T. Sato
        Japanese Journal of Applied Physics (JJAP), Mar. 2018, Peer-reviewed
      • Electrical and Thermal Characterization of SiC Power MOSFET (Invited)
        T. Sato; K. Oishi; M. Hiromoto; M. Shintani
        China Semiconductor Technology International Conference (CSTIC), Mar. 2018, Peer-reviewed, Invited
      • A Study on NBTI-induced Delay Degradation Considering Stress Frequency Dependence
        Z. Shin; S. Morita; S. Bian; M. Shintani; M. Hiromoto; T. Sato
        International Symposium on Quality Electronic Design (ISQED), Mar. 2018, Peer-reviewed
      • Ising-PUF: A Machine Learning Attack Resistant PUF Featuring Lattice Like Arrangement of Arbiter-PUFs
        H. Awano; T. Sato
        Design, Automation and Test in Europe (DATE), Mar. 2018, Peer-reviewed
      • Efficient Parameter-extraction of SPICE Compact Model Through Automatic Differentiation
        M. Shintani; M. Hiromoto; T. Sato
        IEEE International Conference on Microelectronic Test Structures (ICMTS), Mar. 2018, Peer-reviewed
      • A PUF Based on the Instantaneous Response of Ring Oscillator Determined by the Convergence Time of Bistable Ring
        Y. Tanaka; S. Bian; M. Hiromoto; T. Sato
        The 21st workshop on synthesis and system integration of mixed information technologies (SASIMI), Mar. 2018, Peer-reviewed
      • A Feasibility Study of Annealing Processor for Fully-connected Ising Model Based on Memristor/CMOS Hybrid Architecture
        S. Matsumoto; H. Gyoten; M. Hiromoto; T. Sato
        The 21st workshop on synthesis and system integration of mixed information technologies (SASIMI), Mar. 2018, Peer-reviewed, Last author
      • Comparative Study of Delay Degradation Caused by NBTI Considering Stress Frequency Dependence
        Z. Shin; S. Morita; S. Bian; M. Shintani; M. Hiromoto; T. Sato
        The 21st workshop on synthesis and system integration of mixed information technologies (SASIMI), Mar. 2018, Peer-reviewed
      • Fast and Robust Heart Rate Estimation Using Inexpensive Cameras Through Dynamic Region Selection
        Y. Fujita; M. Hiromoto; T. Sato
        IEEE Conference on Biomedical and Health Informatics (BHI), Mar. 2018, Peer-reviewed
      • Area Efficient Annealing Processor for Ising Model Without Random Number Generator
        H. Gyoten; M. Hiromoto; T. Sato
        IEICE Transactions on Information and Systems, Feb. 2018, Peer-reviewed
      • PARHELIA: Particle-filter-based Heart Rate Estimation from Photoplethysmographic Signals During Physical Exercise
        Y. Fujita; M. Hiromoto; T. Sato
        IEEE Transactions on Bio-Medical Engineering, Jan. 2018, Peer-reviewed
      • Efficient Exploration of Worst Case Workload and Timing Degradation Under NBTI
        S. Morita; S. Bian; M. Shintani; M. Hiromoto; T. Sato
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2018, Peer-reviewed
      • Identification and Application of Invariant Critical Paths Under NBTI Degradation
        S. Bian; S. Morita; M. Shintani; H. Awano; M. Hiromoto; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2017, Peer-reviewed
      • Efficient Aging-aware Failure Probability Estimation Using Augmented Reliability and Subset Simulation
        H. Awano; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2017, Peer-reviewed
      • Parameter Extraction for MOSFEET Current Model Using Backward Propagation of Errors
        M. Shintani; M. Hiromoto; T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2017, Peer-reviewed
      • A Design-analysis Flow Considering Mechanical Stability of Metal Masks for Organic CMOS Circuits
        M. Shintani; K. Kuribara; Y. Ogasahara; M. Hiromoto; T. Sato
        International Conference on Solid State Devices and Materials (SSDM), Sep. 2017, Peer-reviewed
      • RTN in Scaled Transistors for On-chip Random Seed Generation
        A. Mohanty; K. Sutaria; H. Awano; T. Sato; Y. Cao
        IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Aug. 2017, Peer-reviewed
      • Utilization of Path-clustering in Efficient Stress-control Gate Replacement for NBTI Mitigation
        S. Morita; S. Bian; M. Shintani; M. Hiromoto; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Jul. 2017, Peer-reviewed
      • LSTA
        Song Bian; Michihiro Shintani; Masayuki Hiromoto; Takashi Sato
        Proceedings of the 54th Annual Design Automation Conference 2017, 18 Jun. 2017
      • LSTA: Learning-based Static Timing Analysis for High-dimensional Correlated On-chip Variations
        S. Bian; M. Shintani; M. Hiromoto; T. Sato
        ACM/IEEE Design Automation Conference (DAC), Jun. 2017, Peer-reviewed, Last author
      • Scalable Device Array for Statistical Characterization of BTI-related Parameters
        H. Awano; S. Morita; T. Sato
        IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Apr. 2017, Peer-reviewed
      • Measurement and Modeling of Gate-drain Capacitance of Silicon Carbide Vertical Double-diffused MOSFET
        M. Shintani; Y. Nakamura; M. Hiromoto; T. Hikihara; T. Sato
        Japanese Journal of Applied Physics (JJAP), Mar. 2017, Peer-reviewed
      • Comparative Study of Path Selection and Objective Function in Replacing NBTI Mitigation Logic
        S. Morita; S. Bian; M. Shintani; M. Hiromoto; T. Sato
        International Symposium on Quality Electronic Design (ISQED), Mar. 2017, Peer-reviewed
      • Input Capacitance Determination of Power MOSFETs from Switching Trajectories
        K. Oishi; M. Shintani; M. Hiromoto; T. Sato
        IEEE International Conference on Microelectronic Test Structures (ICMTS), Mar. 2017, Peer-reviewed
      • SCAM: Secured Content Addressable Memory Based on Homomorphic Encryption
        S. Bian; M. Hiromoto; T. Sato
        Design, Automation and Test in Europe (DATE), Mar. 2017, Peer-reviewed
      • Device Identification from Mixture of Measurable Characteristics
        M. Shintani; K. Oishi; R. Zhou; M. Hiromoto; T. Sato
        IEEE Applied Power Electronics Conference and Exposition (APEC), Mar. 2017, Peer-reviewed
      • Efficient Circuit Failure Probability Calculation Along Product Lifetime Considering Device Aging
        H. Awano; M. Hiromoto; T. Sato
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2017, Peer-reviewed
      • Pattern Based Runtime Voltage Emergency Prediction: An Instruction-aware Block Sparse Compressed Sensing Approach
        Y. Chen; M. Shintani; T. Sato; Y. Shi; S. Chang
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2017, Peer-reviewed
      • Hardware Accelerator of Convolutional Neural Network for Image Recognition and Its Performance Evaluation Platform
        T. Ujiie; M. Hiromoto; T. Sato
        The 20th workshop on synthesis and system integration of mixed information technologies (SASIMI), Nov. 2016, Peer-reviewed
      • Path Grouping Approach for Efficient Candidate-selection of Replacing NBTI Mitigation Logic
        S. Morita; S. Bian; M. Shintani; M. Hiromoto; T. Sato
        The 20th workshop on synthesis and system integration of mixed information technologies (SASIMI), Nov. 2016, Peer-reviewed
      • Thermal Circuit Identification of Power MOSFETs Through In-situ Channel Temperature Estimation
        K. Oishi; M. Shintani; M. Hiromoto; T. Sato
        The 20th workshop on synthesis and system integration of mixed information technologies (SASIMI), Nov. 2016, Peer-reviewed
      • Unique Device Identification Framework for Power MOSFETs Using Inherent Device Variation
        M. Shintani; K. Oishi; R. Zhou; M. Hiromoto; T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2016, Peer-reviewed
      • Representative Path Approach for Time-efficient NBTI Mitigation Logic Replacement
        S. Morita; S. Bian; M. Shintani; M. Hiromoto; T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2016, Peer-reviewed
      • Analysis of Transient Behavior of SiC Power MOSFETs Based on Surface Potential Model and Its Application to Boost Converter
        T. Okuda; Y. Nakamura; M. Shintani; T. Sato; T. Hikihara
        IEEE Workshop on Wide Bandgap Power Devices and Applications (WiPDA), Nov. 2016, Peer-reviewed
      • A Circuit Simulation Model for V-groove SiC Power MOSFET
        M. Shintani; K. Oishi; R. Zhou; M. Hiromoto; T. Sato
        IEEE Workshop on Wide Bandgap Power Devices and Applications (WiPDA), Nov. 2016, Peer-reviewed
      • Identifications of Thermal Equivalent Circuit for Power MOSFETs Through In-situ Channel Temperature Estimation
        K. Oishi; M. Shintani; M. Hiromoto; T. Sato
        IEEE Workshop on Wide Bandgap Power Devices and Applications (WiPDA), Nov. 2016, Peer-reviewed
      • Runtime NBTI Mitigtion for Processor Lifespan Extension via Selective Node Control
        S. Bian; M. Shintani; Z. Wang; M. Hiromoto; A. Chattopadhyay; T. Sato
        IEEE Asian Test Symposium (ATS), Nov. 2016, Peer-reviewed
      • A Charge Based SiC Power MOSFET Model Considering On-state Resistance
        R. Zhou; M. Shintani; M. Hiromoto; T. Sato
        International Symposium on Nonlinear Theory and Its Applications (NOLTA), Nov. 2016, Peer-reviewed
      • A Design Example of Class-E Based Gate Driver for High Frequency Operation of SiC Power MOSFET
        M. Shintani; S. Yuchong; H. Sekiya; T. Sato
        International Symposium on Nonlinear Theory and Its Applications (NOLTA), Nov. 2016, Peer-reviewed
      • Path Clustering for Test Pattern Reduction of Variation-aware Adaptive Path Delay Testing
        M. Shintani; T. Uezono; K. Hatayama; K. Masu; T. Sato
        Journal of Electronic Testing: Theory and Applications (JETTA), Oct. 2016, Peer-reviewed
      • Approximated Prediction Strategy for Reducing Power Consumption of Convolutional Neural Network Processor
        T. Ujiie; M. Hiromoto; T. Sato
        IEEE Embedded Vision Workshop, Sep. 2016, Peer-reviewed
      • A Simulation Model for SiC Power MOSFET Based on Surface Potential
        Y. Nakamura; M. Shintani; K. Oishi; T. Sato; T. Hikihara
        International Conference on Simulation of Semiconductor Processes and Devices (SISPAD), Sep. 2016, Peer-reviewed
      • A Surface-potential-based Reverse-transfer Capacitance Model for Vertical SiC DMOSFET
        M. Shintani; Y. Nakamura; M. Hiromoto; T. Sato
        International Conference on Solid State Devices and Materials (SSDM), Sep. 2016, Peer-reviewed
      • Efficient Aging-aware SRAM Failure Probability Calculation via Particle Filter-based Importance Sampling
        H. Awano; M. Hiromoto; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Jul. 2016, Peer-reviewed
      • Fast Estimation of NBTI-induced Delay Degradation Based on Signal Probability
        S. Bian; M. Shintani; M. Hiromoto; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Jul. 2016, Peer-reviewed
      • Efficient Transistor-level Timing Yield Estimation via Line Sampling
        H. Awano; T. Sato
        ACM/IEEE Design Automation Conference (DAC), Jun. 2016, Peer-reviewed, Last author
      • Workload-aware Worst Path Analysis of Processor-scale NBTI Degradation
        S. Bian; M. Shintani; S. Morita; H. Awano; M. Hiromoto; T. Sato
        ACM Great Lakes Symposium on VLSI (GLSVLSI), May 2016, Peer-reviewed
      • Physically Unclonable Function Using RTN-induced Delay Fluctuation in Ring Oscillators
        M. Yoshinaga; H. Awano; M. Hiromoto; T. Sato
        IEEE International Symposium on Circuits and Systems (ISCAS), May 2016, Peer-reviewed
      • Circuit Aging - Measurement Techniques
        Takashi Sato; Hidetoshi Onodera
        IEEE International Reliability Physics Symposium, Monday Tutorial, TU2-6, Apr. 2016, Invited, Lead author
      • Circuit Aging - Measurement Techniques
        Takashi Sato; Hidetoshi Onodera
        IEEE International Reliability Physics Symposium, Apr. 2016, Invited
      • Mitigation of NBTI-induced Timing Degradation in Processor
        S. Bian; M. Shintani; Z. Wang; M. Hiromoto; A. Chattopadhyay; T. Sato
        ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), Mar. 2016, Peer-reviewed
      • Nonlinear Delay-table Approach for Full-chip NBTI Degradation Prediction
        S. Bian; M. Shintani; S. Morita; M. Hiromoto; T. Sato
        International Symposium on Quality Electronic Design (ISQED), Mar. 2016, Peer-reviewed
      • A High Power Curve Tracer for Characterizing Full Operational Range of SiC Power Transistors
        Y. Nakamura; M. Shintani; T. Sato; T. Hikihara
        IEEE International Conference on Microelectronic Test Structures (ICMTS), Mar. 2016, Peer-reviewed
      • Fast Monte Carlo for Timing Yield Estimation via Line Sampling
        H. Awano; T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2015
      • An Error Correction Scheme Through Time Redundancy for Enhancing Persistent Soft-error Tolerance of CGRAs
        T. Imagawa; M. Hiromoto; H. Ochi; T. Sato
        IEICE Transactions on Electronics, Jul. 2015, Peer-reviewed
      • ECRIPSE: An Efficient Method for Calculating RTN-induced Failure Probability of an SRAM Cell
        H. Awano; M. Hiromoto; T. Sato
        Design, Automation and Test in Europe (DATE), Mar. 2015, Peer-reviewed
      • Accelerating Random-walk-based Power Grid Analysis Through Error Smoothing
        T. Okazaki; M. Hiromoto; T. Sato
        The 19th workshop on synthesis and system integration of mixed information technologies (SASIMI), Mar. 2015, Peer-reviewed
      • Sensorless estimation of global device-parameters based on F<inf>max</inf> testing
        Michihiro Shintani; Takashi Sato
        IEEE/ACM International Conference on Computer-Aided Design, Digest of Technical Papers, ICCAD, 05 Jan. 2015, Peer-reviewed
      • On-chip characterization of statistical device degradation
        Takashi Sato; Hiromitsu Awano
        Circuit Design for Reliability, 01 Jan. 2015, Peer-reviewed
      • Automation of Model Parameter Estimation for Random Telegraph Noise
        H. Shimizu; H. Awano; M. Hiromoto; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2014, Peer-reviewed
      • Sensorless Estimation of Global Device-parameters Through Fmax Testing
        M. Shintani; T. Sato
        IEEE/ACM International Conference on Computer-Aided Design (ICCAD), Nov. 2014, Peer-reviewed
      • A Case Study of Chinese Calligraphic Style Classification Using Deep Neural Network
        M. Hiromoto; T. Sato
        International Workshop on Smart Info-Media Systems in Asia (SISA), Oct. 2014, Peer-reviewed
      • A Quadrocopter Automatic Control Contest as an Example of Interdisciplinary Design Education
        C. Nitschke; Y. Minami; M. Hiromoto; H. Ohshima; T. Sato
        14th International Conference on Control, Automation and Systems (ICCAS 2014), Oct. 2014, Peer-reviewed
      • A Scalable Device Array for Statistical Device-aging Characterization (Invited)
        T. Sato; H. Awano; M. Hiromoto
        IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT), Oct. 2014, Peer-reviewed, Invited
      • BTIarray: A Time-overlapping Transistor Array for Efficient Statistical Characterization of Bias Temperature Instability
        H. Awano; M. Hiromoto; T. Sato
        IEEE Transactions on Device and Materials Reliability, Sep. 2014, Peer-reviewed
      • Variability in Device Degradations: Statistical Observation of NBTI for 3996 Transistors
        H. Awano; M. Hiromoto; T. Sato
        Solid-State Device Research Conference (ESSDERC), Sep. 2014, Peer-reviewed
      • IDDQ Outlier Screening Through Two-phase Approach: Clustering-based Filtering and Estimation-based Current-threshold Determination
        M. Shintani; T. Sato
        IEICE Transactions on Information and Systems, Aug. 2014, Peer-reviewed
      • Multilevel reliability simulation for IC design
        Ketul B. Sutaria; Jyothi B. Velamala; Venkatesa Ravi; Gilson Wirth; Takashi Sato; Yu Cao
        Bias Temperature Instability for Devices and Circuits, 01 Jul. 2014, Peer-reviewed
      • Charge trapping in MOSFETS: BTI and RTN modeling for circuits
        Gilson Wirth; Yu Cao; Jyothi B. Velamala; Ketul B. Sutaria; Takashi Sato
        Bias Temperature Instability for Devices and Circuits, 01 Jul. 2014, Peer-reviewed
      • A Variability-aware Adaptive Test Flow for Test Quality Improvement
        M. Shintani; T. Uezono; T. Takahashi; K. Hatayama; T. Aikyo; K. Masu; T. Sato
        IEEE Transactions on Computer-Aided Design, Jul. 2014, Peer-reviewed
      • Aging Statistics Based on Trapping/detrapping: Compact Modeling and Silicon Validation
        K. B. Sutaria; J. B. Velamala; C. Kim; T. Sato; Y. Cao
        IEEE Transactions on Device and Materials Reliability, Jun. 2014, Peer-reviewed
      • A Low Cost Capacitor Approach for Suppressing Resonance in Power Distribution Networks
        K. Yamanaga; H. Yamamoto; T. Sato
        International Symposium on Electromagnetic Compatibility, Tokyo (EMC Tokyo), May 2014, Peer-reviewed
      • Hypersphere Sampling for Accelerating High-dimension and Low-failure Probability Circuit-yield Analysis
        S. Hagiwara; T. Date; K. Masu; T. Sato
        IEICE Transactions on Electronics, Apr. 2014, Peer-reviewed
      • Experimental Validation of Minimum Operating Voltage Estimation for Low Supply Voltage Circuits
        T. Sato; J. Kawashima; H. Tsutsui; H. Ochi
        International Symposium on Quality Electronic Design (ISQED), Mar. 2014, Peer-reviewed
      • Automation of Model Parameter Estimation for Random Telegraph Noise
        SHIMIZU Hirofumi; AWANO Hiromitsu; HIROMOTO Masayuki; SATO Takashi
        IEICE Trans. Fundamentals, 2014
      • State-dependence of On-chip Power Distribution Network Capacitance
        K. Yamanaga; R. Takahashi; S. Hagiwara; K. Masu; T. Sato
        IEICE Transactions on Electronics, Jan. 2014, Peer-reviewed
      • 経時劣化概説
        佐藤高史; 橋本 昌宜
        日本信頼性学会誌, Dec. 2013, Peer-reviewed, Invited
      • Time Dependent Degradation (Invited)
        T. Sato; M. Hashimoto
        The Journal of Reliability Engineering Association of Japan, Dec. 2013, Peer-reviewed, Invited
      • Compact Modeling of Statistical BTI Under Trapping/detrapping
        J. B. Velamala; K. B. Sutaria; H. Shimizu; H. Awano; T. Sato; G. Wirth; Y. Cao
        IEEE Transactions on Electron Devices, Nov. 2013, Peer-reviewed
      • Statistical Observation of NBTI and PBTI Degradations
        H. Awano; M. Hiromoto; T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2013
      • A Device Array for Flexible BTI Characterization (Invited Talk)
        T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2013
      • Place-and-route Algorithms for a Reliability-oriented Coarse-grained Reconfigurable Architecture Using Time Redundancy
        T. Imagawa; M. Hiromoto; H. Tsutsui; H. Ochi; T. Sato
        The 18th workshop on synthesis and system integration of mixed information technologies (SASIMI), Oct. 2013, Peer-reviewed
      • Statistical Simulation Methods for Analyzing Performance of Low Supply Voltage Circuits (Invited)
        T. Sato
        The IEEE 10th International Conference on ASIC (ASICON), Sep. 2013, Peer-reviewed, Invited
      • Histogram Propagation Based Statistical Timing Analysis Using Dependent Node Selection
        S. Zhang; H. Tsutsui; H. Ochi; T. Sato
        The 28th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC), Jun. 2013, Peer-reviewed
      • Architecture for Sealed Wafer-scale Mask ROM for Long-term Digital Data Preservation
        S. Matsuda; T. Imagawa; H. Tsutsui; T. Sato; Y. Nakamura; H. Ochi
        The 28th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC), Jun. 2013, Peer-reviewed
      • Fast and Memory-efficient GPU Implementations of Krylov Subspace Methods for Efficient Power Grid Analysis
        T. Morishita; H. Tsutsui; H. Ochi; T. Sato
        ACM Great Lakes Symposium on VLSI (GLSVLSI), May 2013, Peer-reviewed
      • A Cost-effective Selective TMR for Coarse-grained Reconfigurable Architectures Based on DFG-level Vulnerability Analysis
        T. Imagawa; H. Tsutsui; H. Ochi; T. Sato
        IEICE Transactions on Electronics, Apr. 2013, Peer-reviewed
      • Parallel Acceleration Scheme for Monte Carlo Based SSTA Using Generalized STA Processing Element
        H. Yuasa; H. Tsutsui; H. Ochi; T. Sato
        IEICE Transactions on Electronics, Apr. 2013, Peer-reviewed
      • Logarithmic Modeling of BTI Under Dynamic Circuit Operations: Static, Dynamic and Long-term Prediction
        J. B. Velamala; K. B. Sutaria; H. Shimizu; H. Awano; T. Sato; G. Wirth; Y. Cao
        IEEE International Reliability Physics Symposium (IRPS), Apr. 2013, Peer-reviewed
      • Multi-trap RTN Parameter Extraction Based on Bayesian Inference
        H. Awano; H. Tsutsui; H. Ochi; T. Sato
        International Symposium on Quality Electronic Design (ISQED), Mar. 2013, Peer-reviewed
      • High-speed DFG-level SEU Vulnerability Analysis for Applying Selective TMR to Resource-constrained CGRA
        T. Imagawa; H. Tsutsui; H. Ochi; T. Sato
        International Symposium on Quality Electronic Design (ISQED), Mar. 2013, Peer-reviewed
      • Hot-swapping Architecture With Back-biased Testing for Mitigation of Permanent Faults in Functional Unit Array
        Z. E. Rakossy; M. Hiromoto; H. Tsutsui; T. Sato; Y. Nakamura; H. Ochi
        Design, Automation and Test in Europe (DATE), Mar. 2013, Peer-reviewed
      • A Cost-effective Selective TMR for Heterogeneous Coarse-grained Reconfigurable Architectures Based on DFG-level Vulnerability Analysis
        T. Imagawa; H. Tsutsui; H. Ochi; T. Sato
        Design, Automation and Test in Europe (DATE), Mar. 2013, Peer-reviewed
      • Device-parameter Estimation Through IDDQ Signatures
        M. Shintani; T. Sato
        IEICE Transactions on Information and Systems, Feb. 2013, Peer-reviewed
      • Realization of Frequency-domain Circuit Analysis Through Random Walk
        T. Miyakawa; H. Tsutsui; H. Ochi; T. Sato
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2013, Peer-reviewed
      • An Adaptive Current-threshold Determination for IDDQ Testing Based on Bayesian Process Parameter Estimation
        M. Shintani; T. Sato
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2013, Peer-reviewed
      • A Variability-aware Energy-minimization Strategy for Subthreshold Circuits
        J. Kawashima; H. Tsutsui; H. Ochi; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2012, Peer-reviewed
      • Power Distribution Network Optimization for Timing Improvement With Statistical Noise Model and Timing Analysis
        T. Enami; T. Sato; M. Hashimoto
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2012, Peer-reviewed
      • Bayesian Estimation of Multi-trap RTN Parameters Using Markov Chain Monte Carlo Method
        H. Awano; H. Tsutsui; H. Ochi; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2012, Peer-reviewed
      • Adaptive Current-threshold Determination for Accurate IDDQ Testing
        M. Shintani; T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2012
      • The Odd Couple: Antiresonance Control by Two Capacitors of Unequal Series Resistances
        K. Yamanaga; T. Sato
        The 21st conference on electrical performance of electronic packaging and systems (EPEPS), Oct. 2012, Peer-reviewed
      • Statistical Aging Under Dynamic Voltage Scaling: A Logarithmic Model Approach
        J. B. Velamala; K. B. Sutaria; H. Shimizu; H. Awano; T. Sato; Y. Cao
        IEEE Custom Integrated Circuits Conference (CICC), Sep. 2012, Peer-reviewed
      • Physics Matters: Statistical Aging Prediction Under Trapping/detrapping
        J. B. Velamala; K. B. Sutaria; T. Sato; Y. Cao
        ACM/IEEE Design Automation Conference (DAC), Jun. 2012, Peer-reviewed
      • Aging Statistics Based on Trapping/detrapping: Silicon Evidence, Modeling and Long-term Prediction
        J. B. Velamala; K. B. Sutaria; T. Sato; Y. Cao
        IEEE International Reliability Physics Symposium (IRPS), Apr. 2012, Peer-reviewed
      • A Bayesian-based Process Parameter Estimation Using IDDQ Current Signature
        M. Shintani; T. Sato
        IEEE VLSI Test Symposium (VTS), Apr. 2012, Peer-reviewed
      • Hardware Architecture for Accelerating Monte Carlo Based SSTA Using Generalized STA Processing Element
        H. Yuasa; H. Tsutsui; H. Ochi; T. Sato
        The 17th workshop on synthesis and system integration of mixed information technologies (SASIMI), Mar. 2012, Peer-reviewed
      • GPU Acceleration of Cycle-based Soft-error Simulation for Reconfigurable Array Architectures
        T. Imagawa; T. Oue; H. Tsutsui; H. Ochi; T. Sato
        The 17th workshop on synthesis and system integration of mixed information technologies (SASIMI), Mar. 2012, Peer-reviewed
      • Statistical Observations of NBTI-induced Threshold Voltage Shifts on Small Channel-area Devices
        T. Sato; H. Awano; H. Shimizu; H. Tsutsui; H. Ochi
        International Symposium on Quality Electronic Design (ISQED), Mar. 2012, Peer-reviewed
      • Acceleration Scheme for Monte Carlo Based SSTA Using Generalized STA Processing Element
        H. Yuasa; H. Tsutsui; H. Ochi; T. Sato
        ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), Jan. 2012, Peer-reviewed
      • Getting the Most Out of IDDQ Testing
        M. Shintani; T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2011
      • Statistical Aging Prediction and Characterization Using Trapping/detrapping Based NBTI Models
        J. B. Velamala; T. Sato; Y. Cao
        Workshop on variability modeling and characterization (VMC), Nov. 2011
      • A Device Array for Efficient Bias-temperature Instability Measurements
        T. Sato; T. Kozaki; T. Uezono; H. Tsutsui; H. Ochi
        Solid-State Device Research Conference (ESSDERC), Sep. 2011, Peer-reviewed
      • A Design Strategy for Sub-threshold Circuits Considering Energy-minimization and Yield-maximization
        J. Kawashima; H. Tsutsui; H. Ochi; T. Sato
        IEEE International SOC Conference (SOCC), Sep. 2011, Peer-reviewed
      • A Stress-parallelized Device Array for Efficient Bias-temperature Stability Measurement
        T. Sato; T. Kozaki; T. Uezono; H. Tsutsui; H. Ochi
        The 5th IEEE International Workshop on Design for Manufacturability & Yield (DFM&Y), Jun. 2011, Peer-reviewed
      • Acceleration of Random-walk-based Linear Circuit Analysis Using Importance Sampling
        T. Miyakawa; K. Yamanaga; H. Tsutsui; H. Ochi; T. Sato
        ACM Great Lakes Symposium on VLSI (GLSVLSI), May 2011, Peer-reviewed
      • A Fully Pipelined Implementation of Monte Carlo Based SSTA on FPGAs
        H. Yuasa; H. Tsutsui; H. Ochi; T. Sato
        International Symposium on Quality Electronic Design (ISQED), Mar. 2011, Peer-reviewed
      • Linear Time Calculation of On-chip Power Distribution Network Capacitance Considering State-dependence
        S. Hagiwara; K. Yamanaga; R. Takahashi; K. Masu; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2010, Peer-reviewed
      • Reliability Evaluation Environment for Exploring Design Space of Coarse-grained Reconfigurable Architectures
        T. Imagawa; M. Hiromoto; H. Ochi; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2010, Peer-reviewed
      • Sequential Importance Sampling for Low-probability and High-dimensional SRAM Yield Analysis
        K. Katayama; S. Hagiwara; H. Tsutsui; H. Ochi; T. Sato
        IEEE/ACM International Conference on Computer-Aided Design (ICCAD), Nov. 2010, Peer-reviewed, Last author, Corresponding author
      • A Transistor-array for Parallel BTI-effects Measurements
        T. Uezono; T. Kozaki; H. Ochi; T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2010
      • A Tool Chain for Generating SEU-vulnerability Map for Coarse-grained Reconfigurable Architecture
        T. Imagawa; M. Hiromoto; H. Ochi; T. Sato
        The 25th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC), Jul. 2010, Peer-reviewed
      • A Routing Architecture Exploration for Coarse-grained Reconfigurable Architecture With Automated SEU-tolerance Evaluation
        T. Imagawa; M. Hiromoto; H. Ochi; T. Sato
        IEEE International SOC Conference (SOCC), Jul. 2010, Peer-reviewed
      • Application of Generalized Scattering Matrix for Prediction of Power Supply Noise
        K. Yamanaga; K. Masu; T. Sato
        ACM/IEEE International Workshop on System Level Interconnect Prediction (SLIP), Jun. 2010, Peer-reviewed
      • Decomposition of Drain-current Variation Into Gain-factor and Threshold Voltage Variations
        T. Sato; T. Uezono; N. Nakayama; K. Masu
        IEEE International Symposium on Circuits and Systems (ISCAS), May 2010, Peer-reviewed
      • Small Delay and Area Overhead Process Parameter Estimation Through Path-delay Inequalities
        T. Uezono; T. Takahashi; M. Shintani; K. Hatayama; K. Masu; H. Ochi; T. Sato
        IEEE International Symposium on Circuits and Systems (ISCAS), May 2010, Peer-reviewed
      • A Universal Equivalent Circuit Model for Ceramic Capacitors
        K. Yamanaga; S. Amakawa; K. Masu; T. Sato
        IEICE Transactions on Electronics, Apr. 2010, Peer-reviewed
      • Path Clustering for Adaptive Test
        T. Uezono; T. Takahashi; M. Shintani; K. Hatayama; K. Masu; H. Ochi; T. Sato
        IEEE VLSI Test Symposium (VTS), Apr. 2010, Peer-reviewed
      • A Time-slicing Ring Oscillator for Capturing Time-dependent Delay Degradation and Power Supply Voltage Fluctuation
        T. Uezono; K. Masu; T. Sato
        IEICE Transactions on Electronics, Mar. 2010, Peer-reviewed
      • Impact of Self-heating in Wire Interconnection on Timing
        T. Kanamoto; T. Okumura; K. Furukawa; H. Takafuji; A. Kurokawa; K. Hachiya; T. Sakata; M. Tanaka; H. Nakashima; H. Masuda; T. Sato; M. Hashimoto
        IEICE Transactions on Electronics, Mar. 2010, Peer-reviewed
      • Robust Importance Sampling for Efficient SRAM Yield Analysis
        T. Date; S. Hagiwara; K. Masu; T. Sato
        International Symposium on Quality Electronic Design (ISQED), Mar. 2010, Peer-reviewed
      • Linear Time Calculation of State-dependent Power Distribution Network Capacitance
        S. Hagiwara; K. Yamanaga; R. Takahashi; K. Masu; H. Ochi; T. Sato
        International Symposium on Quality Electronic Design (ISQED), Mar. 2010, Peer-reviewed
      • Modeling the Overshooting Effect for CMOS Inverter Delay Analysis
        Z. Huang; A. Kurokawa; M. Hashimoto; T. Sato; M. Jiang; Y. Inoue
        IEEE Transactions on Computer-Aided Design, Feb. 2010, Peer-reviewed
      • An Approach for Reducing Leakage Current Variation Due to Manufacturing Variability
        T. Sakata; T. Okumura; A. Kurokawa; H. Nakashima; H. Masuda; T. Sato; M. Hashimoto; K. Hachiya; K. Furukawa; M. Tanaka; H. Takafuji; T. Kanamoto
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2009, Peer-reviewed
      • Accurate Array-based Measurement for Subthreshold-current of MOS Transistors
        T. Sato; H. Ueyama; N. Nakayama; K. Masu
        IEEE Journal of Solid-State Circuits, Nov. 2009, Peer-reviewed
      • On-die Parameter Extraction from Path-delay Measurements
        T. Takahashi; T. Uezono; M. Shintani; K. Masu; T. Sato
        IEEE Asian solid-state circuit conference (ASSCC), Nov. 2009, Peer-reviewed
      • Interconnect Modeling: A Physical Design Perspective (Invited)
        A. Kurokawa; T. Sato; T. Kanamoto; M. Hashimoto
        IEEE Transactions on Electron Devices, Sep. 2009, Peer-reviewed, Invited
      • An Adaptive Test for Parametric Faults Based on Statistical Timing Information
        M. Shintani; T. Uezono; T. Takahashi; H. Ueyama; T. Sato; K. Hatayama; T. Aikyo; K. Masu
        IEEE Asian Test Symposium (ATS), Sep. 2009, Peer-reviewed
      • Bridging the Gap Between Laboratory Measurement and Simulation Model (Invited)
        T. Sato
        International Workshop on Emerging Circuits and Systems (IWECS), Jul. 2009, Invited
      • Two-dimensional Moment Method for Analyzing Current Distribution of a Ceramic Capacitor
        K. Yamanaga; S. Amakawa; T. Sato; K. Masu
        International Symposium on Electromagnetic Compatibility (EMC Kyoto), Jul. 2009, Peer-reviewed
      • Physical Design Challenges to Nano-CMOS Circuits (Invited)
        K. Masu; N. Ishihara; N. Nakayama; T. Sato; S. Amakawa
        IEICE Electronics Express (ELEX), Jun. 2009, Peer-reviewed, Invited
      • 2つのキャパシタと1本の電源配線で構成した電磁放射低減電源デカップリング回路のQFPパッケージLSIへの適用
        佐々木 英樹; 原田 高志; 栗山 敏秀; 佐藤 高史; 益 一哉
        電子情報通信学会論文誌, May 2009, Peer-reviewed
      • Application of the EMI Decoupling Circuit Consisting of Two Capacitors and a Power Trace to Quad Flat Package (QFP) LSI
        H. Sasaki; T. Harada; T. Kuriyama; T. Sato; K. Masu
        IEICE Transactions on Communications (Japanese Edition), May 2009, Peer-reviewed
      • Reduction approach of leak current variation due to process variation
        佐方剛; 黒川敦; 奥村隆昌; 中島英斉; 増田弘生; 佐藤高史; 橋本昌宜; 蜂屋孝太郎; 古川且洋; 田中正和; 高藤浩資; 金本俊幾
        IEICE (Karuizawa) Workshop on Circuits and Systems, Apr. 2009, Peer-reviewed
      • 2-port Modeling Technique for Surface-mount Passive Components
        K. Yamanaga; T. Sato; K. Masu
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Apr. 2009, Peer-reviewed
      • Improvement in Computational Accuracy of Output Transition Time Variation Considering Threshold Voltage Variations
        T. Okumura; A. Kurokawa; H. Masuda; T. Kanamoto; M. Hashimoto; H. Takafuji; H. Nakashima; N. Ono; T. Sakata; T. Sato
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Apr. 2009, Peer-reviewed
      • One-shot Voltage-measurement Circuit Utilizing Process Variation
        T. Uezono; T. Sato; K. Masu
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Apr. 2009, Peer-reviewed
      • Analytical Estimation of Path-delay Variation for Multi-threshold CMOS Circuits
        S. Hagiwara; T. Sato; K. Masu
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Apr. 2009, Peer-reviewed
      • S-parameter-based Modal Decomposition of Multiconductor Transmission Lines and Its Application to De-embedding
        S. Amakawa; K. Yamanaga; H. Ito; T. Sato; N. Ishihara; K. Masu
        IEEE International Conference on Microelectronic Test Structures (ICMTS), Mar. 2009, Peer-reviewed
      • A MOS Transistor Array With Pico-ampere Order Precision for Accurate Characterization of Leakage Current Variation
        T. Sato; H. Ueyama; N. Nakayama; K. Masu
        IEEE Asian solid-state circuit conference (ASSCC), Nov. 2008, Peer-reviewed
      • Decoupling Capacitance Allocation for Timing With Statistical Noise Model and Timing Analysis
        T. Enami; M. Hashimoto; T. Sato
        IEEE/ACM International Conference on Computer-Aided Design (ICCAD), Nov. 2008, Peer-reviewed
      • An Efficient Extraction of Random and Systematic Gate-length Variation Through Poly-Si Resistor Measurement
        N. Nakayama; T. Sato; H. Ueyama; K. Masu
        Workshop on Test Structure Design for Variability Characterization, Nov. 2008, Peer-reviewed
      • Non-invasive Direct Probing for On-chip Voltage Measurement
        T. Sato; K. Yamanaga; K. Masu
        International SoC Design Conference (ISOCC), Nov. 2008, Peer-reviewed
      • Accurate Parasitic Inductance Determination of a Ceramic Capacitor Through 2-port Measurements
        K. Yamanaga; T. Sato; K. Masu
        The 17th topical meeting on electrical performance of electronic packaging (EPEP), Oct. 2008, Peer-reviewed
      • Layout-aware Compact Model of MOSFET Characteristics Variations Induced by STI Stress
        K. Yamada; T. Sato; N. Nakayama; S. Amakawa; K. Masu; S. Kumashiro
        IEICE Transactions on Electronics, Jul. 2008, Peer-reviewed
      • Non-parametric Statistical Static Timing Analysis: An SSTA Framework for Arbitrary Distribution
        M. Imai; T. Sato; N. Nakayama; K. Masu
        ACM/IEEE Design Automation Conference (DAC), Jun. 2008, Peer-reviewed
      • On-chip Differential and Common Mode Voltage Measurement Using Off-chip Referenced Twin Probing
        K. Yamanaga; T. Sato; K. Masu
        IEEE Workshop on Signal Propagation on Interconnects (SPI), May 2008, Peer-reviewed
      • Substrate-geometry Aware 2-port Modeling for Surface-mount Passive Components
        K. Yamanaga; T. Sato; K. Masu
        19th International Zurich Symposium on Electromagnetic Compatibility, May 2008, Peer-reviewed
      • Analysis of output transition time variation due to Vth variations
        奥村隆昌; 黒川敦; 増田弘生; 金本俊幾; 佐藤高史; 橋本昌宜; 高藤浩資; 中島英斉; 小野信任
        IEICE (Workshop) on Circuits and Systems, Apr. 2008, Peer-reviewed
      • An Evaluation Method of the Number of Monte Carlo STA Trials for Statistical Path Delay Analysis
        M. Imai; T. Sato; N. Nakayama; K. Masu
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Apr. 2008, Peer-reviewed
      • Application of Correlation-based Regression Analysis for Improvement of Power Distribution Network
        S. Hagiwara; T. Uezono; T. Sato; K. Masu
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Apr. 2008, Peer-reviewed
      • Timing Analysis Considering Temporal Supply Voltage Fluctuation
        M. Hashimoto; J. Yamaguchi; T. Sato; H. Onodera
        IEICE Transactions on Information and Systems, Mar. 2008, Peer-reviewed
      • Determination of Optimal Polynomial Regression Function to Decompose On-die Systematic and Random Variations
        T. Sato; H. Ueyama; N. Nakayama; K. Masu
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2008, Peer-reviewed
      • Validation of a Full-chip Simulation Model for Supply Noise and Delay Dependence on Average Voltage Drop With On-chip Delay Measurement
        Y. Ogasahara; T. Enami; M. Hashimoto; T. Sato; T. Onoye
        IEEE Transactions on Circuits and Systems--II: Express Briefs (TCASII), Oct. 2007, Peer-reviewed
      • A Study on Variation-component Decomposition Using Polynomial Smoothing Function
        T. Sato; H. Ueyama; N. Nakayama; K. Masu
        The 14th workshop on synthesis and system integration of mixed information technologies (SASIMI), Oct. 2007, Peer-reviewed
      • Weakness Identification for Effective Repair of Power Distribution Network
        T. Sato; S. Hagiwara; T. Uezono; K. Masu
        17th International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS), Sep. 2007, Peer-reviewed
      • Proposal of Metrics for SSTA Accuracy Evaluation
        H. Kobayashi; N. Ono; T. Sato; J. Iwai; H. Nakashima; T. Okumura; M. Hashimoto
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Apr. 2007, Peer-reviewed
      • A wire-length distribution that models moderate-angled sectioning and underoccupancy of core area
        Amakawa Shuhei; Uezono Takumi; Sato Takashi; Masu Kazuya
        Proceedings of the IEICE General Conference, 07 Mar. 2007
      • Improvement of Power Distribution Network Using Correlation-based Regression Analysis
        S. Hagiwara; T. Uezono; T. Sato; K. Masu
        ACM Great Lakes Symposium on VLSI (GLSVLSI), Mar. 2007, Peer-reviewed
      • Adaptable Wire-length Distribution With Tunable Occupation Probability
        S. Amakawa; T. Uezono; T. Sato; K. Masu
        ACM/IEEE International Workshop on System Level Interconnect Prediction (SLIP), Mar. 2007, Peer-reviewed
      • A MOS Transistor-array for Accurate Measurement of Subthreshold Leakage Variation
        T. Sato; T. Uezono; S. Hagiwara; K. Okada; S. Amakawa; N. Nakayama; K. Masu
        International Symposium on Quality Electronic Design (ISQED), Mar. 2007, Peer-reviewed
      • A Multi-drop Transmission-line Interconnect in Si LSI
        J. Seita; H. Ito; K. Okada; T. Sato; K. Masu
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2007, Peer-reviewed
      • On-chip Thermal Gradient Analysis Considering Interdependence Between Leakage Power and Temperature
        T. Sato; J. Ichimiya; N. Ono; M. Hashimoto
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2006, Peer-reviewed
      • A Left Handed Material on Si CMOS Chip With Wafer Level Package Process
        J. Kim; T. Yammouchi; K. Okada; T. Sato; K. Masu
        Asia Pacific Microwave Conference (APMC), Dec. 2006, Peer-reviewed
      • Thermal Driven Module Placement Using Sequence-pair
        M. Okada; C. Kodama; T. Sato; K. Fujiyoshi
        Asia Pacific Conference on Circuits and Systems (APCCAS), Dec. 2006, Peer-reviewed
      • Measurement Results of Delay Degradation Due to Power Supply Noise Well Correlated With Full-chip Simulation
        Y. Ogasahara; T. Enami; M. Hashimoto; T. Sato; T. Onoye
        IEEE Custom Integrated Circuits Conference (CICC), Sep. 2006, Peer-reviewed
      • A Method to Derive SSO Design Rule Considering Jitter Constraint
        K. Hachiya; H. Kobayashi; T. Okumura; T. Sato; H. Oka
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Apr. 2006, Peer-reviewed
      • A time-slicing ring oscillator for capturing instantaneous delay degradation and power supply voltage drop
        Takashi Sato; Yu Matsumoto; Koji Hirakimoto; Michio Komoda; Junichi Mano
        Proceedings of the Custom Integrated Circuits Conference, 2006, Peer-reviewed
      • Successive pad assignment for minimizing supply voltage drop
        T. Sato; M. Hashimoto; H. Onodera
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2005, Peer-reviewed
      • Successive Pad Assignment Algorithm to Optimize Number and Location of Power Supply Pad Using Incremental Matrix Inversion
        T. Sato; M. Hashimoto; H. Onodera
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2005, Peer-reviewed
      • On-chip Thermal Gradient Analysis and Temperature Flattening for SoC Design
        T. Sato; J. Ichimiya; N. Ono; K. Hachiya; M. Hashimoto
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2005, Peer-reviewed
      • Design and Measurement of an Inductance-oscillator for Analyzing On-chip Inductance Impact on Wire Delay
        T. Sato; H. Masuda
        Journal of Analog Integrated Circuits and Signal Processing, Mar. 2005, Peer-reviewed
      • Successive Pad Assignment Algorithm to Optimize Number and Location of Power Supply Pad Using Incremental Matrix Inversion
        T. Sato; M. Hashimoto; H. Onodera
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2005, Peer-reviewed
      • On-chip Thermal Gradient Analysis and Temperature Flattening for SoC Design
        T. Sato; J. Ichimiya; N. Ono; K. Hachiya; M. Hashimoto
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2005, Peer-reviewed
      • Timing Analysis Considering Temporal Supply Voltage Fluctuation
        M. Hashimoto; J. Yamaguchi; T. Sato; H. Onodera
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2005, Peer-reviewed
      • An IR-drop Minimization by Optimizing Number and Location of Power Supply Pads
        T. Sato; M. Hashimoto; H. Onodera
        The 12th workshop on synthesis and system integration of mixed information technologies (SASIMI), Oct. 2004, Peer-reviewed
      • Probabilistic Crosstalk Delay Estimation for ASICs
        K. Takeuchi; K. Yanagisawa; T. Sato; K. Sakamoto; S. Hojo
        IEEE Transactions on Computer-Aided Design, Sep. 2004, Peer-reviewed
      • Approximation Formula Approach for the Efficient Extraction of On-chip Inductance
        A. Kurokawa; T. Sato; H. Masuda
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2003, Peer-reviewed
      • Spice Up Your MOSFET Modeling
        Y. Cao; M. Orshansky; T. Sato; D. Sylvester; C. Hu
        IEEE Circuits and Devices Magazine, Jul. 2003, Peer-reviewed
      • Bi-directional Closed-form Transformation Between On-chip Coupling Noise Waveforms and Interconnect Delay Change Curves
        T. Sato; Y. Cao; K. Agarwal; D. Sylvester; C. Hu
        IEEE Transactions on Computer-Aided Design, May 2003, Peer-reviewed
      • 遅延計算におけるインダクタンスを考慮すべき配線の統計的選別手法
        金本 俊幾; 佐藤 高史; 黒川 敦; 川上 善之; 岡 宏規; 北浦 智靖; 小林 宏之; 橋本 昌宜
        情報処理学会論文誌, May 2003, Peer-reviewed
      • A Statistical Methodology for Screening Inductance Dominated Interconnects in Timing Analysis
        T. Kanamoto; T. Sato; A. Kurokawa; Y. Kawakami; H. Oka; T. Kitaura; H. Kobayashi; M. Hashimoto
        Information Processing Society of Japan, May 2003, Peer-reviewed
      • Fast On-chip Inductance Extraction of VLSI Including Angled Interconnects
        A. Kurokawa; K. Hachiya; T. Sato; K. Tokumasu; H. Masuda
        IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Apr. 2003, Peer-reviewed
      • Design and Measurement of an Inductance-oscillator for Analyzing Inductance Impact on On-chip Interconnect Delay
        T. Sato; H. Masuda
        International Symposium on Quality Electronic Design (ISQED), Mar. 2003, Peer-reviewed
      • Approximate Formulae Approach for Efficient Inductance Extraction
        A. Kurokawa; T. Sato; H. Masuda
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2003, Peer-reviewed
      • Accurate Prediction of the Impact of On-chip Inductance on Interconnect Delay Using Electrical and Physical Parameter-based RSF
        T. Sato; T. Kanamoto; A. Kurokawa; Y. Kawakami; H. Oka; T. Kitaura; H. Kobayashi; M. Hashimoto
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2003, Peer-reviewed
      • Efficient Generation of Delay Change Curves for Noise-aware Static Timing Analysis
        K. Agarwal; Y. Cao; T. Sato; D. Sylvester; C. Hu
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2002, Peer-reviewed
      • Accurate In-situ Measurement of Noise Peak and Delay Induced by Interconnect Coupling
        T. Sato; D. Sylvester; Y. Cao; C. Hu
        IEEE Journal of Solid-State Circuits, Oct. 2001, Peer-reviewed
      • New Approaches to Noise-aware Static Timing Analysis
        Y. Cao; T. Sato; X. Huang; C. Hu; D. Sylvester
        ACM/IEEE International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), Dec. 2000, Peer-reviewed
      • Characterization of Interconnect Coupling Noise Using In-situ Delay-change Curve Measurements
        T. Sato; Y. Cao; D. Sylvester; C. Hu
        13th IEEE International ASIC/SOC Conference, Sep. 2000, Peer-reviewed
      • New Paradigm of Predictive CMOS Modeling for Early Circuit Simulation
        Y. Cao; T. Sato; M. Orshansky; D. Sylvester; C. Hu
        IEEE Custom Integrated Circuits Conference (CICC), May 2000, Peer-reviewed
      • A 5 GBytes/s Data Transfer Scheme With Bit-to-bit Skew Control for Synchronous DRAM
        T. Sato; Y. Nishio; T. Sugano; Y. Nakagome
        IEEE Journal of Solid-State Circuits, May 1999, Peer-reviewed

      Misc.

      • 完全準同型暗号におけるBNNを用いた高速な秘匿推論手法の実装と評価
        橋詰 陽太; 古川 修平; 松本 直樹; 伴野 良太郎; 松岡 航太郎; 佐藤 高史
        情報処理学会第84回全国大会, Mar. 2022, Last author
      • 高精度過渡解析に向けたスイッチング波形によるパワーMOSFETゲート入力容量測定手法
        西谷 洋太; 新谷 道広; 井上 美智子; 佐藤 高史
        電気学会研究会資料半導体電力変換研究会(SPC), Mar. 2022, Last author
      • Non-normal Model Parameter Generation\\for Variation-Aware Circuit Simulation
        Takashi Sato; Hiroki Tsukamoto; Song Bian; Michihiro Shintani
        IEICE Tech. Rep., Nov. 2021, Invited, Lead author, Corresponding author
      • 量子計算の誤り軽減のための量子ビット初期配置手法
        瀬川 七央; 佐藤 高史
        第34回 回路とシステムワークショップ論文集, Aug. 2021, Peer-reviewed, Last author
      • 商用Wi-Fiデバイスを使用したピーク位置推定に基づく心拍変動の推定
        白神 樹; 佐藤 高史
        第34回 回路とシステムワークショップ論文集, Aug. 2021, Peer-reviewed, Last author
      • 複数カメラと粒子フィルタを用いた体動にロバストな心拍推定手法
        一柳 優太; 佐藤 高史
        第34回 回路とシステムワークショップ論文集, Aug. 2021, Peer-reviewed, Last author
      • n型有機薄膜トランジスタにおけるバイアス・ストレス特性変動物理メカニズムの実験的評価
        大島 國弘; 栗原 一徳; 辺 松; 佐藤 高史
        DA シンポジウム, Aug. 2020, Peer-reviewed, Last author
      • 畳み込みニューラルネットワークを利用した光電容積脈波からの運動時心拍推定手法
        中村 公暉; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, Aug. 2019, Peer-reviewed, Last author
      • 有機薄膜トランジスタの実測に基づくバイアス・ストレス劣化の要因とモデル化に関する検討
        大島 國弘; 齋藤 成晃; 新谷 道広; 栗原 一徳; 小笠原 泰弘; 佐藤 高史
        DA シンポジウム, Aug. 2019, Peer-reviewed, Last author
      • レプリカ交換イジングモデルソルバにおけるレプリカトポロジーと温度割当方法に関する検討
        党 璋; 佐藤 高史
        信学技報 VLD研究会, May 2019, Last author
      • Towards Practical Homomorphic Email Filtering: A Hardware-accelerated Secure Naive Bayesian Filter
        S. Bian; M. Hiromoto; T. Sato
        IEICE Technical Report, Feb. 2019, Last author
      • レプリカセンサを用いたNBTIによる回路特性変動予測に関する検討
        大島 國弘; 辺 松; 廣本 正之; 佐藤 高史
        信学技報 VLD研究会(デザインガイア), Nov. 2018, Last author
      • NBTI劣化によるArbiter PUFの応答変化に関する検討
        小野 龍輝; 田中 悠貴; 新 瑞徳; 辺 松; 廣本 正之; 佐藤 高史
        電子情報通信学会 総合大会, Sep. 2018, Last author
      • メモリスタを用いた等価な応答を返すPUF対の検討
        田中 悠貴; 辺 松; 廣本 正之; 佐藤 高史
        DA シンポジウム, Aug. 2018, Peer-reviewed, Last author
      • Approximate computing を用いたLWE暗号の高効率復号回路
        辺 松; 廣本 正之; 佐藤 高史
        DA シンポジウム, Aug. 2018, Peer-reviewed
      • ストカスティック計算を用いたニューラルネットワークハードウェアのための省面積積和演算器
        名倉 健太; 廣本 正之; 佐藤 高史
        信学技報 VLSI設計技術研究会, Jun. 2018
      • 多ビットの相互作用をもつ全接続イジングモデルのためのRRAMアニーリングプロセッサ
        松本 章吾; 業天 英範; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, May 2018, Peer-reviewed
      • 有機トランジスタによるBuskeeper PUFの試作と連続測定のためのリセット回路の検討
        齊藤 成晃; 新谷 道広; 栗原 一徳; 小笠原 泰弘; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, May 2018, Peer-reviewed
      • 畳み込みニューラルネットワークの周波数領域学習による演算量削減
        三宅 哲史; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, May 2018, Peer-reviewed
      • 動画像コーデックの動きベクトル援用によるCNN物体検出の負荷緩和
        氏家 隆之; 廣本正之; 佐藤 高史
        情報処理学会 第210回コンピュータビジョンとイメージメディア研究発表会, Jan. 2018
      • 双安定リング回路の収束時間により瞬時値応答を得る発振回路PUF
        田中 悠貴; 辺 松; 廣本 正之; 佐藤 高史
        信学技報 VLD研究会(デザインガイア), Nov. 2017
      • SiCパワーMOSFETの特性測定とモデル化(招待)
        佐藤 高史; 大石一輝; 廣本正之; 新谷道広
        信学技報 SDM研究会, Nov. 2017, Invited
      • 汎用ゲートドライバICを利用したパワーMOSFETの3レベルアクティブゲート駆動回路
        大石 一輝; 新谷 道広; 廣本 正之; 佐藤 高史
        電気学会研究会資料半導体電力変換研究会(SPC), Nov. 2017
      • 有機トランジスタCMOS回路製造のためのメタルマスクの要素設計ルールに関する一検討
        Qin Zhaoxing; 新谷 道広; 廣本 正之; 栗原 一徳; 小笠原 泰弘; 佐藤 高史
        電子情報通信学会 総合大会, Sep. 2017
      • Secured Content Addressable Memory Based on Homomorphic Encryption
        S. Bian; M. Hiromoto; T. Sato
        DA Symposium, Aug. 2017, Peer-reviewed
      • チャレンジヒステリシス特性を有するPUFの設計とシミュレーションに基づく性能評価
        粟野 皓光; 佐藤 高史
        DA シンポジウム, Aug. 2017, Peer-reviewed
      • 特性曲線を特徴ベクトルとした機械学習によるパワーデバイスの個体識別
        ベンジャミン ドーファン; 大石 一輝; 新谷 道広; 廣本 正之; 佐藤 高史
        電気学会研究会資料半導体電力変換研究会(SPC), Jul. 2017
      • プロッタを利用したディスクリートパワーデバイスの自動測定装置
        ベンジャミン ドーファン; 大石 一輝; 新谷 道広; 廣本 正之; 佐藤 高史
        電気学会研究会資料半導体電力変換研究会(SPC), Jun. 2017
      • 回路シミュレーションによる電力変換回路の熱・電気連成解析を目指して --- 自己発熱を考慮したパワーMOSFETのモデリング ---(招待)
        佐藤 高史; 大石 一輝; 新谷 道広; 廣本 正之
        回路とシステムワークショップ, May 2017, Peer-reviewed, Invited
      • 特性測定に基づくパワーデバイスの自己発熱モデルを利用した電力変換回路の電気・熱連成解析
        大石 一輝; 新谷 道広; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, May 2017, Peer-reviewed
      • トランジスタ劣化の永続・回復可能成分を考慮したしきい値電圧変動の時間依存モデル
        新 瑞徳; 森田 俊平; 新谷 道新; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, May 2017, Peer-reviewed
      • Line samplingを用いたモンテカルロ法に基づくタイミング歩留り解析の高速化
        粟野 皓光; 佐藤 高史
        信学技報 VLSI設計技術研究会, Mar. 2017
      • 動画のフレーム間相関を利用した圧縮センシングの高速復元手法
        小西 慧; 廣本 正之; 佐藤 高史
        信学技報 スマートインフォメディアシステム研究会, Mar. 2017
      • イジングモデルのソフトウェア実装による最大カット問題の求解性能評価
        岡本 浩尚; 業天 英範; 廣本 正之; 佐藤 高史
        電子情報通信学会 総合大会, Mar. 2017
      • 手の動画像からの心拍間隔推定に関する一検討
        藤田 雄也; 廣本 正之; 佐藤 高史
        電子情報通信学会 総合大会, Mar. 2017
      • 演算簡略化手法評価のための畳み込みニューラルネットワークのFPGA実装
        氏家 隆之; 廣本 正之; 佐藤 高史
        第42回パルテノン研究会, Dec. 2016
      • イジングモデルのFPGA実装による最大カット問題の求解速度評価
        業天 英範; 廣本 正之; 佐藤 高史
        第42回パルテノン研究会, Dec. 2016
      • スイッチング波形を利用したパワーMOSFETの入力容量測定とモデル化
        大石 一輝; 新谷 道広; 廣本 正之; 佐藤 高史
        電気学会研究会資料半導体電力変換研究会(SPC), Nov. 2016
      • Aging-aware Timing Analysis Based on Machine Learning
        S. Bian; M. Shintani; M. Hiromoto; T. Sato
        DA Symposium, Sep. 2016, Peer-reviewed
      • PWM電力制御によるパワーデバイスの熱伝達特性測定
        大石 一輝; 新谷 道広; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集, Sep. 2016
      • V溝構造SiCパワーMOSFETの静特性モデル化に関する一考察
        新谷 道広; 大石 一輝; 周 瑞; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集, Sep. 2016
      • Binarized Neural Networkを用いた画像認識ハードウェアの消費エネルギー評価
        三宅 哲史; 氏家 隆之; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集, Sep. 2016
      • NBTIによるしきい値電圧変動のストレス確率依存性の評価
        忻 瑞徳; 森田 俊平; 新谷 道広; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集, Sep. 2016
      • しきい値電圧ばらつきによるBistable Ring PUFの応答予測
        田中 悠貴; 吉永 幹; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集, Sep. 2016
      • 顔と手の連続静止画からの脈波伝播時間推定に関する一検討
        藤田 雄也; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会, Sep. 2016
      • ばらつきを考慮したメモリスタモデルによるニューラルネットワークの学習収束性の評価
        山森 聡; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会 エレクトロニクス講演論文集2, Sep. 2016
      • 有機トランジスタにおける漏れ電流特性のモデル化
        齊藤 成晃; 新谷 道広; 小笠原 泰弘; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会 エレクトロニクス講演論文集2, Sep. 2016
      • 表面ポテンシャルモデルを用いたSiCパワーMOSFETの過渡解析および昇圧回路への応用
        奥田 貴史; 中村 洋平; 新谷 道広; 佐藤 高史; 引原 隆士
        電気学会産業応用部門大会(JIASC), Aug. 2016
      • 零電圧スイッチング動作に基づくゲートドライバのための設計解析式の検討
        新谷 道広; 孫 宇チョン; 関谷 大雄; 佐藤 高史
        電気学会研究会資料半導体電力変換研究会(SPC), Jul. 2016
      • 近似的予測戦略に基づく畳み込みニューラルネットワークプロセッサの低電力化
        氏家 隆之; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, May 2016, Peer-reviewed
      • 信号確率伝播に基づくプロセッサのためのNBTI起因最大遅延パスの抽出
        辺 松; 新谷 道広; 森田 俊平; 粟野 浩光; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, May 2016, Peer-reviewed
      • 代表パス抽出による劣化緩和セル置換箇所の高速な選択手法
        森田 俊平; 辺 松; 新谷 道広; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, May 2016, Peer-reviewed
      • パッケージの熱伝達特性推定に基づくパワーMOSFET自己発熱モデル
        大石 一輝; 新谷 道広; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, May 2016, Peer-reviewed
      • ゲート電圧依存性を考慮した縦型SiCパワーMOSFETのボディダイオードモデル
        周 瑞; 新谷 道広; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, May 2016, Peer-reviewed
      • 粒子フィルタを用いた光電脈波信号からの運動時心拍数推定手法
        藤田 雄也; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, May 2016, Peer-reviewed
      • 最大カット問題の高速求解に向けた二次元イジングモデルのFPGA実装
        業天 英範; 廣本 正之; 佐藤 高史
        信学技報 VLSI設計技術研究会, Mar. 2016
      • 格子状電極を用いたジェスチャ認識向け電界センサによる導電体位置推定精度の評価
        岸野 瞬士; 廣本 正之; 佐藤 高史
        電子情報通信学会 総合大会(於 九州大学) 基礎・境界講演論文集, Mar. 2016
      • Sパラメータに基づく等価回路を利用したDC-DCコンバータの高周波ノイズモデリング
        高垣 勇登; 黒谷 欣吾; 日高 青路; 廣本 正之; 佐藤 高史
        電気学会全国大会講演論文集, Mar. 2016
      • 表面電位に基づくSiCパワーMOSFETモデルを用いたE級増幅器の回路シミュレーションに関する検討
        新谷 道広; 廣本 正之; 佐藤 高史
        電気学会全国大会講演論文集, Mar. 2016
      • モンテカルロ法に基づくタイミング歩留り解析の高速化
        粟野 皓光; 佐藤 高史
        信学技報 VLSI設計技術研究会(デザインガイア), Dec. 2015
      • SiCパワーMOSFETにおける帰還容量の測定とモデル化
        新谷 道広; 中村 洋平; 廣本 正之; 引原 隆士; 佐藤 高史
        電気学会研究会資料半導体電力変換研究会(SPC), Dec. 2015
      • 電荷基準モデルに基づく縦型SiCパワーMOSFETのトランジスタモデル
        周 瑞; 新谷 道広; 廣本 正之; 佐藤 高史
        電気学会研究会資料半導体電力変換研究会(SPC), Oct. 2015
      • 粒子フィルタを用いた運動時ノイズに頑健な心拍数推定アルゴリズム
        藤田 雄也; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会, Sep. 2015
      • 二次元イジングモデルによる最大カット問題の求解における収束の早いスピン更新方法の検討
        業天 英範; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会, Sep. 2015
      • プロセッサのNBTI劣化緩和法における劣化抑止制御回路の置換箇所削減に関する一検討
        森田 俊平; 辺 松; 新谷 道広; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会, Sep. 2015
      • SiCパワーMOSFET寄生ダイオードのPN接合ダイオードモデルを用いたモデル化
        大石 一輝; 新谷 道広; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会, Sep. 2015
      • 低電圧畳み込みニューラルネットワーク回路における演算誤り緩和に向けたプーリング手法の検討
        氏家 隆之; 大荷 唯明; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会, Sep. 2015
      • 電荷基準モデルに基づく縦型SiCパワーMOSFETの電流特性モデル化の検討
        周 瑞; 新谷 道広; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会, Sep. 2015
      • Improved Pooling Method for Error Mitigation in Low-Voltage Convolutional Neural Network Circuits
        Ujiie Takayuki; Oni Tadaaki; Hiromoto Masayuki; Sato Takashi
        Proceedings of the IEICE Engineering Sciences Society/NOLTA Society Conference, 25 Aug. 2015
      • Fast Estimation on NBTI-induced Delay Degradation Based on Signal Probability
        S. Bian; M. Shintani; M. Hiromoto; T. Sato
        DA Symposium, Aug. 2015, Peer-reviewed
      • ばらつき考慮シミュレーションの最近の動向(招待)
        佐藤 高史
        回路とシステムワークショップ, Aug. 2015, Peer-reviewed, Invited
      • 圧縮センシング向けイメージセンサにおける省電力な観測行列生成回路
        小西 慧; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, Aug. 2015, Peer-reviewed
      • ニューラルネットワークハードウェアの低電圧動作時における演算誤り緩和
        大荷 唯明; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, Aug. 2015, Peer-reviewed
      • デバイス特性の経年劣化に起因する不良確率変化の効率的な解析手法
        粟野 皓光; 廣本 正之; 佐藤 高史
        DA シンポジウム, Aug. 2015, Peer-reviewed
      • 命令セットアーキテクチャによる劣化抑止ゲート制御を用いたプロセッサNBTI劣化緩和手法
        辺 松; 新谷 道広; Zheng Wang; 廣本 正之; Anupam Chattopadhyay; 佐藤 高史
        信学技報 VLSI設計技術研究会, Mar. 2015
      • RTN起因のリングオシレータ発振周波数変動を利用したPUF
        吉永 幹; 粟野 皓光; 廣本 正之; 佐藤 高史
        信学技報 VLSI設計技術研究会, Mar. 2015
      • パワーMOSFETデバイスモデルに向けた自動モデルパラメータ決定手法に関する一検討
        新谷 道広; 廣本 正之; 佐藤 高史
        電気学会全国大会講演論文集, Mar. 2015
      • RTNを考慮したSRAM不良確率の高速計算
        粟野 皓光; 廣本 正之; 佐藤 高史
        信学技報 VLD研究会(デザインガイア), Nov. 2014
      • ランダムテレグラフノイズを用いたチップ識別手法の一検討
        吉永 幹; 粟野 皓光; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会, Sep. 2014
      • フリップフロップの最小動作電圧計測のためのFPGAを用いた自動設計環境の構築
        岡崎 剛; 川島 潤也; 廣本 正之; 佐藤 高史
        第40回パルテノン研究会, Sep. 2014
      • 粗粒度再構成可能アーキテクチャ向けの省メモリな耐ソフトエラー時間多重化手法
        今川 隆司; 廣本 正之; 越智 裕之; 佐藤 高史
        第40回パルテノン研究会, Sep. 2014
      • An Experimental Study on Interdigital Capacitance Sensor for Detecting Heart Rate
        X. Cao; M. Hiromoto; T. Sato
        Workshop on Circuits and Systems, Aug. 2014, Peer-reviewed
      • 高次元回路歩留まり解析高速化のための最急降下法を用いた不良領域探索
        木村 和紀; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, Aug. 2014, Peer-reviewed
      • 低電圧起動回路を用いた省電力チップ間非接触通信回路 (VLSI設計技術)
        佐川 善彦; 廣本 正之; 佐藤 高史; 越智 裕之
        電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 29 May 2014
      • ランダムウォーク電源網解析の高速化に向けた節点解析順序の検討(回路・ゲートレベル,システム設計及び一般)
        岡崎 剛; 廣本 正之; 佐藤 高史
        電子情報通信学会技術研究報告. VLD, VLSI設計技術, 22 May 2014
      • ランダムウォーク電源網解析の高速化に向けた節点解析順序の検討
        岡崎 剛; 廣本 正之; 佐藤 高史
        情報処理学会SLDM研究会, May 2014
      • 低電圧起動回路を用いた省電力チップ間非接触通信回路
        佐川 善彦; 廣本 正之; 佐藤 高史; 越智 裕之
        情報処理学会SLDM研究会, May 2014
      • 最大動作周波数テストの枠組みを用いたデバイスパラメータ推定手法
        新谷 道弘; 佐藤 高史
        電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2014
      • 3端子コンデンサにおける周波数特性の有理関数近似と等価回路表現
        高垣 勇登; 三舩 洋嗣; 日高青路; 廣本 正之; 佐藤 高史
        電子情報通信学会EMCJ研究会, Jan. 2014
      • Variable-Bitrate Compressive Sensing Using Total Variation Regularization
        Dan Luo; Fujita Takafumi; Hiromoto Masayuki; Sato Takashi
        Proceedings of the Society Conference of IEICE, 03 Sep. 2013
      • TV最適化を用いた可変レート圧縮センシング
        羅 丹; 藤田 隆史; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会(於 福岡工業大学), Sep. 2013
      • トランジスタアレイを用いたBTI劣化の統計的観測
        粟野 皓光; 佐藤 高史
        DA シンポジウム, Aug. 2013
      • 3996トランジスタにおけるNBTI劣化の統計的ばらつき
        粟野 皓光; 廣本 正之; 佐藤 高史
        DA シンポジウム, Aug. 2013
      • 低電源電圧におけるフリップフロップの故障モードの解析
        藤田 隆史; 川島 潤也; 廣本 正之; 筒井 弘; 越智 裕之; 佐藤 高史
        電子情報通信学会ICD研究会, Jul. 2013
      • SRAM 回路解析における最小ノルム不良サンプルと歩留りの関係
        木村 和紀; 筒井 弘; 越智 裕之; 佐藤 高史
        回路とシステムワークショップ, Jul. 2013, Peer-reviewed
      • 画像の圧縮センシングにおける圧縮率の適応的変更手法
        藤田 隆史; 筒井 弘; 越智 裕之; 佐藤 高史
        回路とシステムワークショップ, Jul. 2013, Peer-reviewed
      • 準ゼロ分散推定と誤差平滑化処理を併用するランダムウォーク電源網解析
        岡崎 剛; 筒井 弘; 越智 裕之; 佐藤 高史
        回路とシステムワークショップ, Jul. 2013, Peer-reviewed
      • C-12-7 Comparison of energy consumption of latches of different topologies
        Fujita Takafumi; Tsutsui Hiroshi; Ochi Hiroyuki; Sato Takashi
        Proceedings of the IEICE General Conference, 05 Mar. 2013
      • Acceleration of current-threshold determination toward on-line IDDQ testing through parameter estimation
        SHINTANI Michihiro; SATO Takashi
        Technical report of IEICE. VLD, 04 Mar. 2013
      • [Memorial Lecture] an Adaptive Current-threshold Determination for IDDQ Testing Based on Bayesian Process Parameter Estimation
        M. Shintani; T. Sato
        IEICE Technical Report, Mar. 2013
      • Evaluation of Dependent Node Selection of Histogram Propagation Based Statistical Timing Analysis
        S. Zhang; H. Tsutsui; H. Ochi; T. Sato
        IEICE general conference, Mar. 2013
      • オンラインテストを指向したIDDQ電流しきい値決定手法の検討
        新谷 道弘; 佐藤 高史
        電子情報通信学会VLSI設計技術研究会, Mar. 2013
      • 空間周波数領域インピーダンス行列を用いたマルチポートLSIモデルの検討
        森下拓海; 日高青路; 山長 功; 佐藤 高史
        電子情報通信学会EMCJ研究会, Mar. 2013
      • 回路構造の異なるラッチの消費エネルギーの比較
        藤田 隆史; 筒井 弘; 越智 裕之; 佐藤 高史
        電子情報通信学会 総合大会(於 岐阜大学) 基礎・境界講演論文集, Mar. 2013
      • ランダムウォーク線形回路解析のスレッド並列化における電圧源化排他制御の検討
        岡崎 剛; 筒井 弘; 越智 裕之; 佐藤 高史
        電子情報通信学会 総合大会(於 岐阜大学) 基礎・境界講演論文集, Mar. 2013
      • チップ試作による最小動作電圧予測手法の評価
        川島 潤也; 筒井 弘; 越智 裕之; 佐藤 高史
        電子情報通信学会ICD研究会, Dec. 2012
      • Accurate I/O Buffer Impedance Self-adjustment Using Vth and Temperature Sensors
        Z. Li; H. Tsutsui; H. Ochi; T. Sato
        Design gaia, SLDM society conference, Nov. 2012
      • 回路の最小動作電圧改善とその予測精度向上の一検討
        川島 潤也; 越智 裕之; 筒井 弘; 佐藤 高史
        回路とシステムワークショップ, Aug. 2012, Peer-reviewed
      • クリロフ部分空間法を用いた電源回路網解析の GPU 実装による高速化
        森下 拓海; 筒井 弘; 越智 裕之; 佐藤 高史
        回路とシステムワークショップ, Aug. 2012, Peer-reviewed
      • 情報量規準を用いる RTN モデルパラメータ推定の自動化
        清水 裕史; 筒井 弘; 越智 裕之; 佐藤 高史
        DA シンポジウム, Aug. 2012
      • 微細CMOSタイミング設計の新しいコーナー削減手法
        小谷 憲; 増田 弘生; 成木 保文; 奥村 隆昌; 城間 誠; 金本 俊幾; 古川 且洋; 山中 俊輝; 小笠原 泰弘; 佐藤 高史; 橋本 昌宜; 黒川 敦; 田中 正和
        DA シンポジウム, Aug. 2012
      • 微細プロセス(22nm世代)における配線コーナー削減手法の検討
        城間 誠; 山中 俊輝; 小笠原 泰弘; 金本 俊幾; 成木 保文; 奥村 隆昌; 増田 弘生; 古川 且洋; 佐藤 高史; 橋本 昌宜; 黒川 敦; 田中 正和
        DA シンポジウム, Aug. 2012
      • IDDQ 電流による大域プロセスばらつきの推定手法
        新谷 道広; 佐藤 高史
        信学技報 VLSI設計技術研究会, Mar. 2012
      • 低ESRと高ESRコンデンサの組み合わせ使用による電源インピーダンスの低減手法
        山長 功; 佐藤 高史
        エレクトロニクス実装学会 全国大会, Mar. 2012
      • プロセスばらつき推定に基づくIDDQテスト良品判定基準決定の試み
        新谷 道広; 佐藤 高史
        信学技報 ディペンダブルコンピューティング研究会, Feb. 2012
      • ランダムテレグラフノイズモデル化のためのパラメータ推定法の検討
        粟野皓光; 清水裕史; 筒井 弘; 越智 裕之; 佐藤 高史
        デザインガイア 情報処理学会 SLDM研究会, Nov. 2011
      • ゼロ分散推定重点的サンプリングを用いたランダムウォークによる過渡解析
        宮川 哲朗; 筒井 弘; 越智 裕之; 佐藤 高史
        デザインガイア 情報処理学会 SLDM研究会, Nov. 2011
      • ブロック反復法を用いた電源回路網解析の高速化
        森下 巧海; 筒井 弘; 越智 裕之; 佐藤 高史
        デザインガイア 情報処理学会 SLDM研究会, Nov. 2011
      • A Sensor-based Self-adjustment Approach for Controlling I/O Buffer Impedance
        Z. Li; H. Tsutsui; H. Ochi; T. Sato
        IEICE society conference, Sep. 2011
      • EM法によるMOSデバイス界面状態数の自動推定
        清水 裕史; 筒井 弘; 越智 裕之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会, Sep. 2011
      • ヤコビ法を用いた電源回路網解析の GPU 実装
        森下 巧海; 筒井 弘; 越智 裕之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会, Sep. 2011
      • エネルギー最小化と動作保証を考慮したサブスレッショルド回路の設計指針の検討
        川島 潤也; 越智 裕之; 筒井 弘; 佐藤 高史
        回路とシステムワークショップ, Aug. 2011, Peer-reviewed
      • 複数不良領域を持つ回路歩留まり解析のための逐次重点的サンプリング法
        片山 健太郎; 筒井 弘; 越智 裕之; 佐藤 高史
        DA シンポジウム, Aug. 2011
      • 配線資源の信頼性モデルを用いた粗粒度再構成可能アーキテクチャ向け選択的三重化の最適化手法
        今川 隆司; 湯浅 洋史; 筒井 弘; 越智 裕之; 佐藤 高史
        DA シンポジウム, Aug. 2011
      • CMOSドライバ回路遅延のNBTI劣化ばらつき特性解析
        佐方 剛; 成木 保文; 奥村 隆昌; 金本 俊幾; 増田 弘生; 佐藤 高史; 橋本 昌宜; 古川 且洋; 田中 正和; 山中俊輝
        DA シンポジウム, Aug. 2011
      • 混合正規分布による重点的サンプリングの高次元ばらつき解析への適用
        萩原 汐; 伊達 貴徳; 上薗 巧; 益 一哉; 佐藤 高史
        情報処理学会第148回システムLSI設計技術研究会, Mar. 2011
      • リングオシレータによるしきい値簡易測定の温度依存性の検討
        上薗 巧; 越智 裕之; 佐藤 高史
        信学技報 VLSI設計技術研究会, Sep. 2010
      • 誤り伝播に着目した粗粒度再構成可能アーキテクチャ向け部分的三重化手法
        湯浅 洋史; 今川 隆司; 廣本 正之; 越智 裕之; 佐藤 高史
        信学技報, May 2010
      • 超球の一部を用いた歩留まり推定における不良領域の効率的探索手法
        伊達 貴徳; 萩原 汐; 益 一哉; 佐藤 高史
        信学技報 VLSI設計技術研究会, Mar. 2010
      • 重点的サンプリングにおける平均値移動量の決定手法とそのSRAM歩留り解析への適用
        伊達 貴徳; 萩原 汐; 益 一哉; 佐藤 高史
        情報処理学会第142回システムLSI設計技術研究会, Dec. 2009
      • セラミックコンデンサのモデル化とオンパッケージでの電源ノイズ対策
        佐藤 高史
        シリコンRF研究会, Nov. 2009
      • パス遅延測定によるチップ特性の推定手法
        高橋 知之; 上薗 巧; 越智 裕之; 益 一哉; 佐藤 高史
        DA シンポジウム, Aug. 2009
      • 柔軟な信頼性を実現する再構成可能デバイスのための配置配線ツール
        今川 隆司; 廣本 正之; 高 永勲; Dawood Alnajjar; 密山 幸男; 越智 裕之; 佐藤 高史
        DA シンポジウム, Aug. 2009
      • RTNを考慮した回路特性ばらつき解析方法の検討
        増田 弘生; 佐方 剛; 佐藤 高史; 橋本 昌宜; 古川 且洋; 田中 正和; 山中 俊輝; 金本俊幾
        DA シンポジウム, Aug. 2009
      • 重点的サンプリングを用いたランダムウォークによる線形回路解析の高速化
        宮川 哲朗; 山長 功; 越智 裕之; 佐藤 高史
        DA シンポジウム, Aug. 2009
      • SRAM回路の構造的対称性を考慮した2段階学習型重点的サンプリング
        伊達 貴徳; 萩原 汐; 上薗 巧; 佐藤 高史
        信学技報 VLSI設計技術研究会, May 2009
      • 電源ノイズ考慮統計的タイミング解析を用いたデカップリング容量割当手法
        榎並 孝司; 橋本 昌宜; 佐藤 高史
        信学技報 VLSI設計技術研究会, Mar. 2009
      • 適応型テストにおけるクリティカルパスのクラスタリング手法
        上薗 巧; 高橋 知之; 植山 寛之; 新谷 道広; 佐藤 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2009
      • 統計的タイミング情報に基づく適応型テスト
        新谷 道広; 高橋 知之; 植山 寛之; 上薗 巧; 佐藤 高史; 畠山 一実; 相京 隆; 益 一哉
        電子情報通信学会 総合大会, Mar. 2009
      • 状態依存性解析のための電源間容量のテーブルルックアップ計算
        山長 功; 高橋 亮; 萩原 汐; 佐藤 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2009
      • 状態依存性を考慮した論理回路の電源間容量モデルの検討
        萩原 汐; 高橋 亮; 山長 功; 佐藤 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2009
      • STIストレスによるMOSFET特性変動のコンパクトモデル
        山田 健太; 庄 俊之; 益 一哉; 中山 範明; 佐藤 高史; 天川 修平; 國清 辰也; 吉村尚郎; 伊藤 優; 熊代成孝
        第56回応用物理学関係連合講演会, Mar. 2009
      • CMOS論理回路における電源網容量の入力状態依存性についての検討
        高橋 亮; 山長 功; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2008
      • 電源電圧変動やプロセスばらつきに対する標準セルの遅延感度検討
        高橋 知之; 植山 寛之; 萩原 汐; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2008
      • 抵抗測定法によるトランジスタアレイ回路の測定時間短縮化
        植山 寛之; 佐藤 高史; 中山 範明; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2008
      • 回路特性ばらつき解析に対する重点的サンプリングの適用検討
        伊達 貴徳; 萩原 汐; 佐藤 高史; 中山 範明; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2008
      • LSI等価回路モデル評価に向けたオンチップ電源電圧の測定手法
        佐藤 高史; 山長 功
        電子情報通信学会 ソサイエティ大会, Sep. 2008
      • パス遅延時間ばらつきを考慮した電源遮断回路の設計指針
        萩原 汐; 佐藤 高史; 益 一哉
        DA シンポジウム, Aug. 2008
      • プロセスばらつきの積極的活用による非繰返し電圧波形の測定
        上薗 巧; 佐藤 高史; 益一哉
        第21回 回路とシステム軽井沢ワークショップ, Apr. 2008, Peer-reviewed
      • 電源遮断回路におけるパス遅延時間ばらつきの計算
        萩原 汐; 佐藤 高史; 益一哉
        第21回 回路とシステム軽井沢ワークショップ, Apr. 2008, Peer-reviewed
      • 基板実装状態を考慮可能な表面実装型受動部品の2ポートモデリング手法
        山長 功; 佐藤 高史; 益 一哉
        第21回 回路とシステム軽井沢ワークショップ, Apr. 2008, Peer-reviewed
      • チップ内システマティックばらつきと回路スキュー特性相関
        増田 弘生; 大川 眞一; 黄田 剛; 奥村 隆昌; 黒川 敦; 増田 弘生; 金本 俊幾; 佐藤 高史; 橋本 昌宜; 高藤 浩資; 中島 英斉; 小野 信任
        第21回 回路とシステム軽井沢ワークショップ, Apr. 2008, Peer-reviewed
      • 統計的 STA でのスルー依存性を考慮した遅延ばらつき計算手法の提案
        奥村 隆昌; 黒川 敦; 増田 弘生; 金本 俊幾; 佐藤 高史; 橋本 昌宜; 高藤 浩資; 中島 英斉; 小野 信任
        第21回 回路とシステム軽井沢ワークショップ, Apr. 2008, Peer-reviewed
      • リーク電流測定用トランジスタアレイ回路の測定
        植山 寛之; 佐藤 高史; 中山 範明; 益 一哉
        電子情報通信学会 総合大会, Mar. 2008
      • 測定系の侵襲性を定量化可能なオンチップ電源電圧変動の直接測定手法
        山長 功; 佐藤; 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2008
      • 電源遮断回路におけるインバータ列遅延時間ばらつきの計算
        萩原 汐; 佐藤 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2008
      • [チュートリアル講演] 集積回路における電源品質の解析技術
        佐藤 高史
        信学技報, Jan. 2008
      • プリント配線基板電源網のインピーダンス低減手法の検討
        山長 功; 佐藤 高史; 益 一哉
        システムLSIワークショップ, Nov. 2007
      • Full-wave 電磁界シミュレータによるプリント回路基板の電源網モデル化
        山長 功; 佐藤 高史; 益 一哉
        シリコンRF研究会, Nov. 2007
      • パワーゲーティング技術における製造ばらつきの回路特性への影響
        萩原 汐; 佐藤 高史; 益 一哉
        情報処理学会第131回システムLSI設計技術研究会, Oct. 2007
      • An Implementation of Voltage Drop Sensor Circuit for Power Supply Network Monitoring
        T. Sato; T. Uezono; K. Masu
        Workshop on SoC Design Methodologies, Sep. 2007
      • ビアのインダクタンスに着目したプリント配線基板電源網のインピーダンス低減手法の検討
        山長 功; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2007
      • 電源電圧降下の時間的・空間的広がり可視化手法
        上薗 巧; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2007
      • 大域ばらつきの近似次数が回路遅延ばらつきに与える影響
        植山 寛之; 佐藤 高史; 中山 範明; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2007
      • ノンパラメトリック統計的タイミング解析 (SSTA) の実現手法の検討
        今井 正紀; 佐藤 高史; 中山 範明; 益 一哉
        DA シンポジウム, Aug. 2007
      • 相関係数にもとづく回帰分析の電源改善への適用
        萩原 汐; 上薗 巧; 佐藤 高史; 益 一哉
        第20回 回路とシステム軽井沢ワークショップ, Apr. 2007, Peer-reviewed
      • 45-65nm ノードにおける遅延ばらつき特性の環境温度依存性
        中林 太美世; 黒川 敦; 佐藤 高史; 橋本 昌宜; 増田 弘生
        第20回 回路とシステム軽井沢ワークショップ, Apr. 2007, Peer-reviewed
      • 統計的パス遅延解析のための Monte Carlo STA 実行数評価の一手法
        今井 正紀; 佐藤 高史; 中山 範明; 益 一哉
        第20回 回路とシステム軽井沢ワークショップ, Apr. 2007, Peer-reviewed
      • 統計的 STA でのスルー依存性を考慮した遅延ばらつき計算手法の提案
        高藤 浩資; 小林 宏行; 小野 信任; 増田 弘生; 中島 英斉; 奥村 隆昌; 橋本 昌宜; 佐藤 高史
        第20回 回路とシステム軽井沢ワークショップ, Apr. 2007, Peer-reviewed
      • 電源解析への相関係数利用の検討
        萩原 汐; 上薗 巧; 佐藤 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2007
      • 非理想的な回路分割とセル占有率を考慮した配線長分布モデル
        天川 修平; 上薗 巧; 佐藤 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2007
      • 電源ノイズによる遅延変動の測定とフルチップシミュレーションによる遅延変動の再現
        小笠原 泰弘; 榎並 孝司; 橋本 昌宜; 佐藤 高史; 尾上 孝雄
        信学技報, Jan. 2007
      • MOSFETのリーク電流ばらつき測定のための回路検討
        藤久 雄己; 岡田 健一; 佐藤 高史; 中山 範明; 益 一哉
        システムLSIワークショップ, Nov. 2006
      • 高精度デバイスばらつき測定のための電源構造の設計
        萩原 汐; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2006
      • リングオシレータを用いる瞬時電圧降下測定手法の精度改善
        上薗 巧; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2006
      • 伝送線路を用いたオンチップ高速伝送回路の研究
        清田 淳紀; 伊藤 浩之; 岡田 健一; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2006
      • Si CMOSチップにおける右手・左手系伝送線路の検討
        金 章九; 山内 拓弥; 岡田 健一; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2006
      • MOSFETのリーク電流ばらつき測定のための回路検討
        藤久 雄己; 上園 巧; 萩原 汐; 岡田 健一; 佐藤 高史; 中山 範明; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2006
      • 統計的 STA の精度検証手法
        小林 宏行; 小野 信任; 佐藤 高史; 岩井 二郎; 橋本 昌宜
        DA シンポジウム, Jul. 2006
      • 統計的 SSTA の精度検証方法
        小林 宏行; 小野 信任; 佐藤 高史; 岩井 二郎; 橋本 昌宜
        第19回 回路とシステム軽井沢ワークショップ, Apr. 2006, Peer-reviewed
      • オンチップ熱バラツキを考慮したモジュール配置手法
        岡田 典英; 児玉 親亮; 佐藤 高史; 藤吉 邦洋
        DA シンポジウム, Aug. 2005
      • ジッタ制約を考慮した IO 同時動作設計ルールの提案
        蜂屋 孝太郎; 小林 宏行; 奥村 隆昌; 佐藤 高史; 岡 宏規
        第18回 回路とシステム軽井沢ワークショップ, Apr. 2005, Peer-reviewed
      • フロアプランにおけるオンチップ熱ばらつきの解析と対策
        佐藤 高史; 市宮 淳次; 小野 信任; 蜂屋 孝太郎; 橋本 昌宜
        DA シンポジウム, Jul. 2004
      • オンチップ・インダクタンスとは? --モデリングと抽出技術--
        黒川 敦; 佐藤 高史; 金本 俊幾
        DA シンポジウム, Jul. 2003
      • VLSI 設計・信号品質解析におけるインダクタンスの影響とその重要性
        佐藤 高史; 金本 俊幾; 黒川 敦
        DA シンポジウム, Jul. 2003
      • 電源・グランド間容量が同時切替えノイズに与える影響の解析
        坂田 和之; 佐藤 高史; 横溝 剛一
        第17回 回路とシステム(軽井沢)ワークショップ, Apr. 2003
      • インダクタンスに起因する配線遅延変動の統計的予測手法
        佐藤 高史; 金本 俊幾; 黒川 敦; 川上 善之; 岡 宏規; 北浦 智靖; 池内 敦彦; 小林 宏之; 橋本 昌宜
        電子情報通信学会ソサイエティ大会 チュートリアル講演, Sep. 2002
      • 0.1-um級 LSI の遅延計算における寄生インダクタンスを考慮すべき配線の統計的選別手法
        金本 俊幾; 佐藤 高史; 黒川 敦; 川上 善之; 岡 宏規; 北浦 智靖; 池内 敦彦; 小林 宏之; 橋本 昌宜
        DA シンポジウム, Jul. 2002
      • 動的電源ノイズ解析のための電源グリッドモデル抽出
        蜂屋 孝太郎; 黒川 敦; 佐藤 高史; 南 文裕; 増田 弘生
        DAシンポジウム, Jul. 2002
      • 斜め配線を含む VLSIの高速オンチップ・インダクタンス解析
        黒川 敦; 蜂屋 孝太郎; 佐藤 高史; 徳升 一也; 増田 弘生
        第15回 回路とシステム(軽井沢)ワークショップ, Apr. 2002, Peer-reviewed
      • インダクタンスが配線遅延に及ぼす影響の定量的評価方法
        佐藤 高史; 金本 俊幾; 黒川 敦; 川上 善之; 岡 宏規; 北浦 智靖; 池内 敦彦; 小林 宏之; 橋本 昌宜
        第15回 回路とシステム(軽井沢)ワークショップ, Apr. 2002, Peer-reviewed
      • 有限要素法と回路解析の連成解析による同時切替えノイズの評価
        馬淵 雄一; 諏訪 元大; 中村 篤; 福本 英士; 白井 優之; 林 亨; 横溝 剛一; 佐藤 高史; 大竹 成典; 坂田 和之
        第14回 エレクトロニクス実装学会全国大会, Mar. 2002
      • クロストークノイズによる配線遅延の変動とノイズ波形のモデル化に関する検討
        Takashi Sato; Yu Cao; Dennis Sylvester; Chenming Hu
        信学技報, Sep. 2000
      • プリント回路基板の高周波電流解析用 LSI モデリング手法の検討
        大竹 成典; 馬淵 雄一; 林 亨; 佐藤 高史; 横溝 剛一; 白川 真司; 福本 英士; 中村 篤
        信学技報, Jul. 2000
      • ビット間スキュー制御を有するシンクロナス DRAM の 5 GByte/s データ伝送技術
        佐藤 高史; 西尾 洋二; 管野 利夫; 中込 儀延
        信学技報, Jun. 1998
      • A practical row interchanging algorithm for hierarchically constructed circuit matrices using modified modal analysis
        佐藤 高史; 見山 見可子; 横溝 剛一; 仁保 宏二郎
        信学技報, Dec. 1997
      • メモリ回路を用いた回路分割型回路シミュレーションの評価
        見山 美可子; 佐藤 高史; 北城 三郎; 仁保 宏二郎
        信学技報, Apr. 1996
      • 機能関数を用いたアナログ/デジタル混在回路機能検証高速化手法の一検討
        佐藤 高史; 信澤 理子; 見山 美可子; 横溝 剛一
        電子情報通信学会 総合大会, Mar. 1994

      Presentations

      • ランダムテレグラフノイズを用いたチップ識別手法の一検討
        吉永 幹; 粟野 皓光; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会, Sep. 2014
      • フリップフロップの最小動作電圧計測のためのFPGAを用いた自動設計環境の構築
        岡崎 剛; 川島 潤也; 廣本 正之; 佐藤 高史
        第40回パルテノン研究会, Sep. 2014
      • 粗粒度再構成可能アーキテクチャ向けの省メモリな耐ソフトエラー時間多重化手法
        今川 隆司; 廣本 正之; 越智 裕之; 佐藤 高史
        第40回パルテノン研究会, Sep. 2014
      • An Experimental Study on Interdigital Capacitance Sensor for Detecting Heart Rate
        X. Cao; M. Hiromoto; T. Sato
        Workshop on Circuits and Systems, Aug. 2014
      • 高次元回路歩留まり解析高速化のための最急降下法を用いた不良領域探索
        木村 和紀; 廣本 正之; 佐藤 高史
        回路とシステムワークショップ, Aug. 2014
      • A Low Cost Capacitor Approach for Suppressing Resonance in Power Distribution Networks
        K. Yamanaga; H. Yamamoto; T. Sato
        International Symposium on Electromagnetic Compatibility, Tokyo (EMC Tokyo), May 2014
      • ランダムウォーク電源網解析の高速化に向けた節点解析順序の検討
        岡崎 剛; 廣本 正之; 佐藤 高史
        情報処理学会SLDM研究会, May 2014
      • 低電圧起動回路を用いた省電力チップ間非接触通信回路
        佐川 善彦; 廣本 正之; 佐藤 高史; 越智 裕之
        情報処理学会SLDM研究会, May 2014
      • Experimental Validation of Minimum Operating Voltage Estimation for Low Supply Voltage Circuits
        T. Sato; J. Kawashima; H. Tsutsui; H. Ochi
        International Symposium on Quality Electronic Design (ISQED), Mar. 2014
      • 最大動作周波数テストの枠組みを用いたデバイスパラメータ推定手法
        新谷 道弘; 佐藤 高史
        電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2014
      • 3端子コンデンサにおける周波数特性の有理関数近似と等価回路表現
        高垣 勇登; 三舩 洋嗣; 日高青路; 廣本 正之; 佐藤 高史
        電子情報通信学会EMCJ研究会, Jan. 2014
      • Time Dependent Degradation (Invited)
        T. Sato; M. Hashimoto
        The Journal of Reliability Engineering Association of Japan, Dec. 2013, Invited
      • Statistical Observation of NBTI and PBTI Degradations
        H. Awano; M. Hiromoto; T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2013
      • A Device Array for Flexible BTI Characterization (Invited Talk)
        T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2013
      • Place-and-route Algorithms for a Reliability-oriented Coarse-grained Reconfigurable Architecture Using Time Redundancy
        T. Imagawa; M. Hiromoto; H. Tsutsui; H. Ochi; T. Sato
        The 18th workshop on synthesis and system integration of mixed information technologies (SASIMI), Oct. 2013
      • Statistical Simulation Methods for Analyzing Performance of Low Supply Voltage Circuits (Invited)
        T. Sato
        The IEEE 10th International Conference on ASIC (ASICON), Sep. 2013, Invited
      • TV最適化を用いた可変レート圧縮センシング
        羅 丹; 藤田 隆史; 廣本 正之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会(於 福岡工業大学), Sep. 2013
      • トランジスタアレイを用いたBTI劣化の統計的観測
        粟野 皓光; 佐藤 高史
        DA シンポジウム, Aug. 2013
      • 3996トランジスタにおけるNBTI劣化の統計的ばらつき
        粟野 皓光; 廣本 正之; 佐藤 高史
        DA シンポジウム, Aug. 2013
      • 低電源電圧におけるフリップフロップの故障モードの解析
        藤田 隆史; 川島 潤也; 廣本 正之; 筒井 弘; 越智 裕之; 佐藤 高史
        電子情報通信学会ICD研究会, Jul. 2013
      • SRAM 回路解析における最小ノルム不良サンプルと歩留りの関係
        木村 和紀; 筒井 弘; 越智 裕之; 佐藤 高史
        回路とシステムワークショップ, Jul. 2013
      • 画像の圧縮センシングにおける圧縮率の適応的変更手法
        藤田 隆史; 筒井 弘; 越智 裕之; 佐藤 高史
        回路とシステムワークショップ, Jul. 2013
      • 準ゼロ分散推定と誤差平滑化処理を併用するランダムウォーク電源網解析
        岡崎 剛; 筒井 弘; 越智 裕之; 佐藤 高史
        回路とシステムワークショップ, Jul. 2013
      • Histogram Propagation Based Statistical Timing Analysis Using Dependent Node Selection
        S. Zhang; H. Tsutsui; H. Ochi; T. Sato
        The 28th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC), Jun. 2013
      • Architecture for Sealed Wafer-scale Mask ROM for Long-term Digital Data Preservation
        S. Matsuda; T. Imagawa; H. Tsutsui; T. Sato; Y. Nakamura; H. Ochi
        The 28th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC), Jun. 2013
      • Fast and Memory-efficient GPU Implementations of Krylov Subspace Methods for Efficient Power Grid Analysis
        T. Morishita; H. Tsutsui; H. Ochi; T. Sato
        ACM Great Lakes Symposium on VLSI (GLSVLSI), May 2013
      • Logarithmic Modeling of BTI Under Dynamic Circuit Operations: Static, Dynamic and Long-term Prediction
        J. B. Velamala; K. B. Sutaria; H. Shimizu; H. Awano; T. Sato; G. Wirth; Y. Cao
        IEEE International Reliability Physics Symposium (IRPS), Apr. 2013
      • Multi-trap RTN Parameter Extraction Based on Bayesian Inference
        H. Awano; H. Tsutsui; H. Ochi; T. Sato
        International Symposium on Quality Electronic Design (ISQED), Mar. 2013
      • High-speed DFG-level SEU Vulnerability Analysis for Applying Selective TMR to Resource-constrained CGRA
        T. Imagawa; H. Tsutsui; H. Ochi; T. Sato
        International Symposium on Quality Electronic Design (ISQED), Mar. 2013
      • [Memorial Lecture] an Adaptive Current-threshold Determination for IDDQ Testing Based on Bayesian Process Parameter Estimation
        M. Shintani; T. Sato
        IEICE Technical Report, Mar. 2013
      • Evaluation of Dependent Node Selection of Histogram Propagation Based Statistical Timing Analysis
        S. Zhang; H. Tsutsui; H. Ochi; T. Sato
        IEICE general conference, Mar. 2013
      • Hot-swapping Architecture With Back-biased Testing for Mitigation of Permanent Faults in Functional Unit Array
        Z. E. Rakossy; M. Hiromoto; H. Tsutsui; T. Sato; Y. Nakamura; H. Ochi
        Design, Automation and Test in Europe (DATE), Mar. 2013
      • A Cost-effective Selective TMR for Heterogeneous Coarse-grained Reconfigurable Architectures Based on DFG-level Vulnerability Analysis
        T. Imagawa; H. Tsutsui; H. Ochi; T. Sato
        Design, Automation and Test in Europe (DATE), Mar. 2013
      • オンラインテストを指向したIDDQ電流しきい値決定手法の検討
        新谷 道弘; 佐藤 高史
        電子情報通信学会VLSI設計技術研究会, Mar. 2013
      • 空間周波数領域インピーダンス行列を用いたマルチポートLSIモデルの検討
        森下拓海; 日高青路; 山長 功; 佐藤 高史
        電子情報通信学会EMCJ研究会, Mar. 2013
      • 回路構造の異なるラッチの消費エネルギーの比較
        藤田 隆史; 筒井 弘; 越智 裕之; 佐藤 高史
        電子情報通信学会 総合大会(於 岐阜大学) 基礎・境界講演論文集, Mar. 2013
      • ランダムウォーク線形回路解析のスレッド並列化における電圧源化排他制御の検討
        岡崎 剛; 筒井 弘; 越智 裕之; 佐藤 高史
        電子情報通信学会 総合大会(於 岐阜大学) 基礎・境界講演論文集, Mar. 2013
      • Realization of Frequency-domain Circuit Analysis Through Random Walk
        T. Miyakawa; H. Tsutsui; H. Ochi; T. Sato
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2013
      • An Adaptive Current-threshold Determination for IDDQ Testing Based on Bayesian Process Parameter Estimation
        M. Shintani; T. Sato
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2013
      • チップ試作による最小動作電圧予測手法の評価
        川島 潤也; 筒井 弘; 越智 裕之; 佐藤 高史
        電子情報通信学会ICD研究会, Dec. 2012
      • Adaptive Current-threshold Determination for Accurate IDDQ Testing
        M. Shintani; T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2012
      • Accurate I/O Buffer Impedance Self-adjustment Using Vth and Temperature Sensors
        Z. Li; H. Tsutsui; H. Ochi; T. Sato
        Design gaia, SLDM society conference, Nov. 2012
      • The Odd Couple: Antiresonance Control by Two Capacitors of Unequal Series Resistances
        K. Yamanaga; T. Sato
        The 21st conference on electrical performance of electronic packaging and systems (EPEPS), Oct. 2012
      • Statistical Aging Under Dynamic Voltage Scaling: A Logarithmic Model Approach
        J. B. Velamala; K. B. Sutaria; H. Shimizu; H. Awano; T. Sato; Y. Cao
        IEEE Custom Integrated Circuits Conference (CICC), Sep. 2012
      • 回路の最小動作電圧改善とその予測精度向上の一検討
        川島 潤也; 越智 裕之; 筒井 弘; 佐藤 高史
        回路とシステムワークショップ, Aug. 2012
      • クリロフ部分空間法を用いた電源回路網解析の GPU 実装による高速化
        森下 拓海; 筒井 弘; 越智 裕之; 佐藤 高史
        回路とシステムワークショップ, Aug. 2012
      • 情報量規準を用いる RTN モデルパラメータ推定の自動化
        清水 裕史; 筒井 弘; 越智 裕之; 佐藤 高史
        DA シンポジウム, Aug. 2012
      • 微細CMOSタイミング設計の新しいコーナー削減手法
        小谷 憲; 増田 弘生; 成木 保文; 奥村 隆昌; 城間 誠; 金本 俊幾; 古川 且洋; 山中 俊輝; 小笠原 泰弘; 佐藤 高史; 橋本 昌宜; 黒川 敦; 田中 正和
        DA シンポジウム, Aug. 2012
      • 微細プロセス(22nm世代)における配線コーナー削減手法の検討
        城間 誠; 山中 俊輝; 小笠原 泰弘; 金本 俊幾; 成木 保文; 奥村 隆昌; 増田 弘生; 古川 且洋; 佐藤 高史; 橋本 昌宜; 黒川 敦; 田中 正和
        DA シンポジウム, Aug. 2012
      • Physics Matters: Statistical Aging Prediction Under Trapping/detrapping
        J. B. Velamala; K. B. Sutaria; T. Sato; Y. Cao
        ACM/IEEE Design Automation Conference (DAC), Jun. 2012
      • Aging Statistics Based on Trapping/detrapping: Silicon Evidence, Modeling and Long-term Prediction
        J. B. Velamala; K. B. Sutaria; T. Sato; Y. Cao
        IEEE International Reliability Physics Symposium (IRPS), Apr. 2012
      • A Bayesian-based Process Parameter Estimation Using IDDQ Current Signature
        M. Shintani; T. Sato
        IEEE VLSI Test Symposium (VTS), Apr. 2012
      • Hardware Architecture for Accelerating Monte Carlo Based SSTA Using Generalized STA Processing Element
        H. Yuasa; H. Tsutsui; H. Ochi; T. Sato
        The 17th workshop on synthesis and system integration of mixed information technologies (SASIMI), Mar. 2012
      • GPU Acceleration of Cycle-based Soft-error Simulation for Reconfigurable Array Architectures
        T. Imagawa; T. Oue; H. Tsutsui; H. Ochi; T. Sato
        The 17th workshop on synthesis and system integration of mixed information technologies (SASIMI), Mar. 2012
      • Statistical Observations of NBTI-induced Threshold Voltage Shifts on Small Channel-area Devices
        T. Sato; H. Awano; H. Shimizu; H. Tsutsui; H. Ochi
        International Symposium on Quality Electronic Design (ISQED), Mar. 2012
      • IDDQ 電流による大域プロセスばらつきの推定手法
        新谷 道広; 佐藤 高史
        信学技報 VLSI設計技術研究会, Mar. 2012
      • 低ESRと高ESRコンデンサの組み合わせ使用による電源インピーダンスの低減手法
        山長 功; 佐藤 高史
        エレクトロニクス実装学会 全国大会, Mar. 2012
      • プロセスばらつき推定に基づくIDDQテスト良品判定基準決定の試み
        新谷 道広; 佐藤 高史
        信学技報 ディペンダブルコンピューティング研究会, Feb. 2012
      • Acceleration Scheme for Monte Carlo Based SSTA Using Generalized STA Processing Element
        H. Yuasa; H. Tsutsui; H. Ochi; T. Sato
        ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), Jan. 2012
      • Getting the Most Out of IDDQ Testing
        M. Shintani; T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2011
      • Statistical Aging Prediction and Characterization Using Trapping/detrapping Based NBTI Models
        J. B. Velamala; T. Sato; Y. Cao
        Workshop on variability modeling and characterization (VMC), Nov. 2011
      • ランダムテレグラフノイズモデル化のためのパラメータ推定法の検討
        粟野皓光; 清水裕史; 筒井 弘; 越智 裕之; 佐藤 高史
        デザインガイア 情報処理学会 SLDM研究会, Nov. 2011
      • ゼロ分散推定重点的サンプリングを用いたランダムウォークによる過渡解析
        宮川 哲朗; 筒井 弘; 越智 裕之; 佐藤 高史
        デザインガイア 情報処理学会 SLDM研究会, Nov. 2011
      • ブロック反復法を用いた電源回路網解析の高速化
        森下 巧海; 筒井 弘; 越智 裕之; 佐藤 高史
        デザインガイア 情報処理学会 SLDM研究会, Nov. 2011
      • A Device Array for Efficient Bias-temperature Instability Measurements
        T. Sato; T. Kozaki; T. Uezono; H. Tsutsui; H. Ochi
        Solid-State Device Research Conference (ESSDERC), Sep. 2011
      • A Design Strategy for Sub-threshold Circuits Considering Energy-minimization and Yield-maximization
        J. Kawashima; H. Tsutsui; H. Ochi; T. Sato
        IEEE International SOC Conference (SOCC), Sep. 2011
      • A Sensor-based Self-adjustment Approach for Controlling I/O Buffer Impedance
        Z. Li; H. Tsutsui; H. Ochi; T. Sato
        IEICE society conference, Sep. 2011
      • EM法によるMOSデバイス界面状態数の自動推定
        清水 裕史; 筒井 弘; 越智 裕之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会, Sep. 2011
      • ヤコビ法を用いた電源回路網解析の GPU 実装
        森下 巧海; 筒井 弘; 越智 裕之; 佐藤 高史
        電子情報通信学会 ソサイエティ大会, Sep. 2011
      • エネルギー最小化と動作保証を考慮したサブスレッショルド回路の設計指針の検討
        川島 潤也; 越智 裕之; 筒井 弘; 佐藤 高史
        回路とシステムワークショップ, Aug. 2011
      • 複数不良領域を持つ回路歩留まり解析のための逐次重点的サンプリング法
        片山 健太郎; 筒井 弘; 越智 裕之; 佐藤 高史
        DA シンポジウム, Aug. 2011
      • 配線資源の信頼性モデルを用いた粗粒度再構成可能アーキテクチャ向け選択的三重化の最適化手法
        今川 隆司; 湯浅 洋史; 筒井 弘; 越智 裕之; 佐藤 高史
        DA シンポジウム, Aug. 2011
      • CMOSドライバ回路遅延のNBTI劣化ばらつき特性解析
        佐方 剛; 成木 保文; 奥村 隆昌; 金本 俊幾; 増田 弘生; 佐藤 高史; 橋本 昌宜; 古川 且洋; 田中 正和; 山中俊輝
        DA シンポジウム, Aug. 2011
      • A Stress-parallelized Device Array for Efficient Bias-temperature Stability Measurement
        T. Sato; T. Kozaki; T. Uezono; H. Tsutsui; H. Ochi
        The 5th IEEE International Workshop on Design for Manufacturability & Yield (DFM&Y), Jun. 2011
      • Acceleration of Random-walk-based Linear Circuit Analysis Using Importance Sampling
        T. Miyakawa; K. Yamanaga; H. Tsutsui; H. Ochi; T. Sato
        ACM Great Lakes Symposium on VLSI (GLSVLSI), May 2011
      • A Fully Pipelined Implementation of Monte Carlo Based SSTA on FPGAs
        H. Yuasa; H. Tsutsui; H. Ochi; T. Sato
        International Symposium on Quality Electronic Design (ISQED), Mar. 2011
      • 混合正規分布による重点的サンプリングの高次元ばらつき解析への適用
        萩原 汐; 伊達 貴徳; 上薗 巧; 益 一哉; 佐藤 高史
        情報処理学会第148回システムLSI設計技術研究会, Mar. 2011
      • Sequential Importance Sampling for Low-probability and High-dimensional SRAM Yield Analysis
        K. Katayama; S. Hagiwara; H. Tsutsui; H. Ochi; T. Sato
        IEEE/ACM International Conference on Computer-Aided Design (ICCAD), Nov. 2010
      • A Transistor-array for Parallel BTI-effects Measurements
        T. Uezono; T. Kozaki; H. Ochi; T. Sato
        Workshop on variability modeling and characterization (VMC), Nov. 2010
      • リングオシレータによるしきい値簡易測定の温度依存性の検討
        上薗 巧; 越智 裕之; 佐藤 高史
        信学技報, Sep. 2010
      • A Tool Chain for Generating SEU-vulnerability Map for Coarse-grained Reconfigurable Architecture
        T. Imagawa; M. Hiromoto; H. Ochi; T. Sato
        The 25th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC), Jul. 2010
      • A Routing Architecture Exploration for Coarse-grained Reconfigurable Architecture With Automated SEU-tolerance Evaluation
        T. Imagawa; M. Hiromoto; H. Ochi; T. Sato
        IEEE International SOC Conference (SOCC), Jul. 2010
      • Application of Generalized Scattering Matrix for Prediction of Power Supply Noise
        K. Yamanaga; K. Masu; T. Sato
        ACM/IEEE International Workshop on System Level Interconnect Prediction (SLIP), Jun. 2010
      • Decomposition of Drain-current Variation Into Gain-factor and Threshold Voltage Variations
        T. Sato; T. Uezono; N. Nakayama; K. Masu
        IEEE International Symposium on Circuits and Systems (ISCAS), May 2010
      • Small Delay and Area Overhead Process Parameter Estimation Through Path-delay Inequalities
        T. Uezono; T. Takahashi; M. Shintani; K. Hatayama; K. Masu; H. Ochi; T. Sato
        IEEE International Symposium on Circuits and Systems (ISCAS), May 2010
      • 誤り伝播に着目した粗粒度再構成可能アーキテクチャ向け部分的三重化手法
        湯浅 洋史; 今川 隆司; 廣本 正之; 越智 裕之; 佐藤 高史
        信学技報, May 2010
      • Path Clustering for Adaptive Test
        T. Uezono; T. Takahashi; M. Shintani; K. Hatayama; K. Masu; H. Ochi; T. Sato
        IEEE VLSI Test Symposium (VTS), Apr. 2010
      • Sequential Importance Sampling for Low-probability and High-dimensional SRAM Yield Analysis
        K. Katayama; T. Date; H. Ochi; T. Sato
        ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), Mar. 2010
      • Robust Importance Sampling for Efficient SRAM Yield Analysis
        T. Date; S. Hagiwara; K. Masu; T. Sato
        International Symposium on Quality Electronic Design (ISQED), Mar. 2010
      • Linear Time Calculation of State-dependent Power Distribution Network Capacitance
        S. Hagiwara; K. Yamanaga; R. Takahashi; K. Masu; H. Ochi; T. Sato
        International Symposium on Quality Electronic Design (ISQED), Mar. 2010
      • 超球の一部を用いた歩留まり推定における不良領域の効率的探索手法
        伊達 貴徳; 萩原 汐; 益 一哉; 佐藤 高史
        信学技報, Mar. 2010
      • 重点的サンプリングにおける平均値移動量の決定手法とそのSRAM歩留り解析への適用
        伊達 貴徳; 萩原 汐; 益 一哉; 佐藤 高史
        情報処理学会第142回システムLSI設計技術研究会, Dec. 2009
      • On-die Parameter Extraction from Path-delay Measurements
        T. Takahashi; T. Uezono; M. Shintani; K. Masu; T. Sato
        IEEE Asian solid-state circuit conference (ASSCC), Nov. 2009
      • セラミックコンデンサのモデル化とオンパッケージでの電源ノイズ対策
        佐藤 高史
        シリコンRF研究会, Nov. 2009
      • An Adaptive Test for Parametric Faults Based on Statistical Timing Information
        M. Shintani; T. Uezono; T. Takahashi; H. Ueyama; T. Sato; K. Hatayama; T. Aikyo; K. Masu
        IEEE Asian Test Symposium (ATS), Sep. 2009
      • パス遅延測定によるチップ特性の推定手法
        高橋 知之; 上薗 巧; 越智 裕之; 益 一哉; 佐藤 高史
        DA シンポジウム, Aug. 2009
      • 柔軟な信頼性を実現する再構成可能デバイスのための配置配線ツール
        今川 隆司; 廣本 正之; 高 永勲; Dawood Alnajjar; 密山 幸男; 越智 裕之; 佐藤 高史
        DA シンポジウム, Aug. 2009
      • RTNを考慮した回路特性ばらつき解析方法の検討
        増田 弘生; 佐方 剛; 佐藤 高史; 橋本 昌宜; 古川 且洋; 田中 正和; 山中 俊輝; 金本俊幾
        DA シンポジウム, Aug. 2009
      • 重点的サンプリングを用いたランダムウォークによる線形回路解析の高速化
        宮川 哲朗; 山長 功; 越智 裕之; 佐藤 高史
        DA シンポジウム, Aug. 2009
      • Bridging the Gap Between Laboratory Measurement and Simulation Model (Invited)
        T. Sato
        International Workshop on Emerging Circuits and Systems (IWECS), Jul. 2009, Invited
      • Two-dimensional Moment Method for Analyzing Current Distribution of a Ceramic Capacitor
        K. Yamanaga; S. Amakawa; T. Sato; K. Masu
        International Symposium on Electromagnetic Compatibility (EMC Kyoto), Jul. 2009
      • Application of the EMI Decoupling Circuit Consisting of Two Capacitors and a Power Trace to Quad Flat Package (QFP) LSI
        H. Sasaki; T. Harada; T. Kuriyama; T. Sato; K. Masu
        IEICE Transactions on Communications (Japanese Edition), May 2009
      • SRAM回路の構造的対称性を考慮した2段階学習型重点的サンプリング
        伊達 貴徳; 萩原 汐; 上薗 巧; 佐藤 高史
        信学技報, May 2009
      • S-parameter-based Modal Decomposition of Multiconductor Transmission Lines and Its Application to De-embedding
        S. Amakawa; K. Yamanaga; H. Ito; T. Sato; N. Ishihara; K. Masu
        IEEE International Conference on Microelectronic Test Structures (ICMTS), Mar. 2009
      • 電源ノイズ考慮統計的タイミング解析を用いたデカップリング容量割当手法
        榎並 孝司; 橋本 昌宜; 佐藤 高史
        信学技報o, Mar. 2009
      • 適応型テストにおけるクリティカルパスのクラスタリング手法
        上薗 巧; 高橋 知之; 植山 寛之; 新谷 道広; 佐藤 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2009
      • 統計的タイミング情報に基づく適応型テスト
        新谷 道広; 高橋 知之; 植山 寛之; 上薗 巧; 佐藤 高史; 畠山 一実; 相京 隆; 益 一哉
        電子情報通信学会 総合大会, Mar. 2009
      • 状態依存性解析のための電源間容量のテーブルルックアップ計算
        山長 功; 高橋 亮; 萩原 汐; 佐藤 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2009
      • 状態依存性を考慮した論理回路の電源間容量モデルの検討
        萩原 汐; 高橋 亮; 山長 功; 佐藤 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2009
      • STIストレスによるMOSFET特性変動のコンパクトモデル
        山田 健太; 庄 俊之; 益 一哉; 中山 範明; 佐藤 高史; 天川 修平; 國清 辰也; 吉村尚郎; 伊藤 優; 熊代成孝
        第56回応用物理学関係連合講演会, Mar. 2009
      • A MOS Transistor Array With Pico-ampere Order Precision for Accurate Characterization of Leakage Current Variation
        T. Sato; H. Ueyama; N. Nakayama; K. Masu
        IEEE Asian solid-state circuit conference (ASSCC), Nov. 2008
      • Decoupling Capacitance Allocation for Timing With Statistical Noise Model and Timing Analysis
        T. Enami; M. Hashimoto; T. Sato
        IEEE/ACM International Conference on Computer-Aided Design (ICCAD), Nov. 2008
      • An Efficient Extraction of Random and Systematic Gate-length Variation Through Poly-Si Resistor Measurement
        N. Nakayama; T. Sato; H. Ueyama; K. Masu
        Workshop on Test Structure Design for Variability Characterization, Nov. 2008
      • Non-invasive Direct Probing for On-chip Voltage Measurement
        T. Sato; K. Yamanaga; K. Masu
        International SoC Design Conference (ISOCC), Nov. 2008
      • Accurate Parasitic Inductance Determination of a Ceramic Capacitor Through 2-port Measurements
        K. Yamanaga; T. Sato; K. Masu
        The 17th topical meeting on electrical performance of electronic packaging (EPEP), Oct. 2008
      • CMOS論理回路における電源網容量の入力状態依存性についての検討
        高橋 亮; 山長 功; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2008
      • 電源電圧変動やプロセスばらつきに対する標準セルの遅延感度検討
        高橋 知之; 植山 寛之; 萩原 汐; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2008
      • 抵抗測定法によるトランジスタアレイ回路の測定時間短縮化
        植山 寛之; 佐藤 高史; 中山 範明; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2008
      • 回路特性ばらつき解析に対する重点的サンプリングの適用検討
        伊達 貴徳; 萩原 汐; 佐藤 高史; 中山 範明; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2008
      • LSI等価回路モデル評価に向けたオンチップ電源電圧の測定手法
        佐藤 高史; 山長 功
        電子情報通信学会 ソサイエティ大会, Sep. 2008
      • パス遅延時間ばらつきを考慮した電源遮断回路の設計指針
        萩原 汐; 佐藤 高史; 益 一哉
        DA シンポジウム, Aug. 2008
      • Non-parametric Statistical Static Timing Analysis: An SSTA Framework for Arbitrary Distribution
        M. Imai; T. Sato; N. Nakayama; K. Masu
        ACM/IEEE Design Automation Conference (DAC), Jun. 2008
      • On-chip Differential and Common Mode Voltage Measurement Using Off-chip Referenced Twin Probing
        K. Yamanaga; T. Sato; K. Masu
        IEEE Workshop on Signal Propagation on Interconnects (SPI), May 2008
      • Substrate-geometry Aware 2-port Modeling for Surface-mount Passive Components
        K. Yamanaga; T. Sato; K. Masu
        19th International Zurich Symposium on Electromagnetic Compatibility, May 2008
      • プロセスばらつきの積極的活用による非繰返し電圧波形の測定
        上薗 巧; 佐藤 高史; 益一哉
        第21回 回路とシステム軽井沢ワークショップ, Apr. 2008
      • 電源遮断回路におけるパス遅延時間ばらつきの計算
        萩原 汐; 佐藤 高史; 益一哉
        第21回 回路とシステム軽井沢ワークショップ, Apr. 2008
      • 基板実装状態を考慮可能な表面実装型受動部品の2ポートモデリング手法
        山長 功; 佐藤 高史; 益 一哉
        第21回 回路とシステム軽井沢ワークショップ, Apr. 2008
      • チップ内システマティックばらつきと回路スキュー特性相関
        増田 弘生; 大川 眞一; 黄田 剛; 奥村 隆昌; 黒川 敦; 増田 弘生; 金本 俊幾; 佐藤 高史; 橋本 昌宜; 高藤 浩資; 中島 英斉; 小野 信任
        第21回 回路とシステム軽井沢ワークショップ, Apr. 2008
      • 統計的 STA でのスルー依存性を考慮した遅延ばらつき計算手法の提案
        奥村 隆昌; 黒川 敦; 増田 弘生; 金本 俊幾; 佐藤 高史; 橋本 昌宜; 高藤 浩資; 中島 英斉; 小野 信任
        第21回 回路とシステム軽井沢ワークショップ, Apr. 2008
      • リーク電流測定用トランジスタアレイ回路の測定
        植山 寛之; 佐藤 高史; 中山 範明; 益 一哉
        電子情報通信学会 総合大会, Mar. 2008
      • 測定系の侵襲性を定量化可能なオンチップ電源電圧変動の直接測定手法
        山長 功; 佐藤; 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2008
      • 電源遮断回路におけるインバータ列遅延時間ばらつきの計算
        萩原 汐; 佐藤 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2008
      • Determination of Optimal Polynomial Regression Function to Decompose On-die Systematic and Random Variations
        T. Sato; H. Ueyama; N. Nakayama; K. Masu
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2008
      • [チュートリアル講演] 集積回路における電源品質の解析技術
        佐藤 高史
        信学技報, Jan. 2008
      • プリント配線基板電源網のインピーダンス低減手法の検討
        山長 功; 佐藤 高史; 益 一哉
        システムLSIワークショップ, Nov. 2007
      • Full-wave 電磁界シミュレータによるプリント回路基板の電源網モデル化
        山長 功; 佐藤 高史; 益 一哉
        シリコンRF研究会, Nov. 2007
      • A Study on Variation-component Decomposition Using Polynomial Smoothing Function
        T. Sato; H. Ueyama; N. Nakayama; K. Masu
        The 14th workshop on synthesis and system integration of mixed information technologies (SASIMI), Oct. 2007
      • パワーゲーティング技術における製造ばらつきの回路特性への影響
        萩原 汐; 佐藤 高史; 益 一哉
        情報処理学会第131回システムLSI設計技術研究会, Oct. 2007
      • Weakness Identification for Effective Repair of Power Distribution Network
        T. Sato; S. Hagiwara; T. Uezono; K. Masu
        17th International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS), Sep. 2007
      • An Implementation of Voltage Drop Sensor Circuit for Power Supply Network Monitoring
        T. Sato; T. Uezono; K. Masu
        Workshop on SoC Design Methodologies, Sep. 2007
      • ビアのインダクタンスに着目したプリント配線基板電源網のインピーダンス低減手法の検討
        山長 功; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2007
      • 電源電圧降下の時間的・空間的広がり可視化手法
        上薗 巧; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2007
      • 大域ばらつきの近似次数が回路遅延ばらつきに与える影響
        植山 寛之; 佐藤 高史; 中山 範明; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2007
      • ノンパラメトリック統計的タイミング解析 (SSTA) の実現手法の検討
        今井 正紀; 佐藤 高史; 中山 範明; 益 一哉
        DA シンポジウム, Aug. 2007
      • 相関係数にもとづく回帰分析の電源改善への適用
        萩原 汐; 上薗 巧; 佐藤 高史; 益 一哉
        第20回 回路とシステム軽井沢ワークショップ, Apr. 2007
      • 45-65nm ノードにおける遅延ばらつき特性の環境温度依存性
        中林 太美世; 黒川 敦; 佐藤 高史; 橋本 昌宜; 増田 弘生
        第20回 回路とシステム軽井沢ワークショップ, Apr. 2007
      • 統計的パス遅延解析のための Monte Carlo STA 実行数評価の一手法
        今井 正紀; 佐藤 高史; 中山 範明; 益 一哉
        第20回 回路とシステム軽井沢ワークショップ, Apr. 2007
      • 統計的 STA でのスルー依存性を考慮した遅延ばらつき計算手法の提案
        高藤 浩資; 小林 宏行; 小野 信任; 増田 弘生; 中島 英斉; 奥村 隆昌; 橋本 昌宜; 佐藤 高史
        第20回 回路とシステム軽井沢ワークショップ, Apr. 2007
      • Improvement of Power Distribution Network Using Correlation-based Regression Analysis
        S. Hagiwara; T. Uezono; T. Sato; K. Masu
        ACM Great Lakes Symposium on VLSI (GLSVLSI), Mar. 2007
      • Adaptable Wire-length Distribution With Tunable Occupation Probability
        S. Amakawa; T. Uezono; T. Sato; K. Masu
        ACM/IEEE International Workshop on System Level Interconnect Prediction (SLIP), Mar. 2007
      • A MOS Transistor-array for Accurate Measurement of Subthreshold Leakage Variation
        T. Sato; T. Uezono; S. Hagiwara; K. Okada; S. Amakawa; N. Nakayama; K. Masu
        International Symposium on Quality Electronic Design (ISQED), Mar. 2007
      • 電源解析への相関係数利用の検討
        萩原 汐; 上薗 巧; 佐藤 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2007
      • 非理想的な回路分割とセル占有率を考慮した配線長分布モデル
        天川 修平; 上薗 巧; 佐藤 高史; 益 一哉
        電子情報通信学会 総合大会, Mar. 2007
      • A Multi-drop Transmission-line Interconnect in Si LSI
        J. Seita; H. Ito; K. Okada; T. Sato; K. Masu
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2007
      • 電源ノイズによる遅延変動の測定とフルチップシミュレーションによる遅延変動の再現
        小笠原 泰弘; 榎並 孝司; 橋本 昌宜; 佐藤 高史; 尾上 孝雄
        信学技報, Jan. 2007
      • A Left Handed Material on Si CMOS Chip With Wafer Level Package Process
        J. Kim; T. Yammouchi; K. Okada; T. Sato; K. Masu
        Asia Pacific Microwave Conference (APMC), Dec. 2006
      • Thermal Driven Module Placement Using Sequence-pair
        M. Okada; C. Kodama; T. Sato; K. Fujiyoshi
        Asia Pacific Conference on Circuits and Systems (APCCAS), Dec. 2006
      • MOSFETのリーク電流ばらつき測定のための回路検討
        藤久 雄己; 岡田 健一; 佐藤 高史; 中山 範明; 益 一哉
        システムLSIワークショップ, Nov. 2006
      • A Time-slicing Ring Oscillator for Capturing Instantaneous Delay Degradation and Power Supply Voltage Drop
        T. Sato; Y. Matsumoto; K. Hirakimoto; M. Komoda; J. Mano
        IEEE Custom Integrated Circuits Conference (CICC), Sep. 2006
      • Measurement Results of Delay Degradation Due to Power Supply Noise Well Correlated With Full-chip Simulation
        Y. Ogasahara; T. Enami; M. Hashimoto; T. Sato; T. Onoye
        IEEE Custom Integrated Circuits Conference (CICC), Sep. 2006
      • 高精度デバイスばらつき測定のための電源構造の設計
        萩原 汐; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2006
      • リングオシレータを用いる瞬時電圧降下測定手法の精度改善
        上薗 巧; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2006
      • 伝送線路を用いたオンチップ高速伝送回路の研究
        清田 淳紀; 伊藤 浩之; 岡田 健一; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2006
      • Si CMOSチップにおける右手・左手系伝送線路の検討
        金 章九; 山内 拓弥; 岡田 健一; 佐藤 高史; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2006
      • MOSFETのリーク電流ばらつき測定のための回路検討
        藤久 雄己; 上園 巧; 萩原 汐; 岡田 健一; 佐藤 高史; 中山 範明; 益 一哉
        電子情報通信学会 ソサイエティ大会, Sep. 2006
      • 統計的 STA の精度検証手法
        小林 宏行; 小野 信任; 佐藤 高史; 岩井 二郎; 橋本 昌宜
        DA シンポジウム, Jul. 2006
      • 統計的 SSTA の精度検証方法
        小林 宏行; 小野 信任; 佐藤 高史; 岩井 二郎; 橋本 昌宜
        第19回 回路とシステム軽井沢ワークショップ, Apr. 2006
      • オンチップ熱バラツキを考慮したモジュール配置手法
        岡田 典英; 児玉 親亮; 佐藤 高史; 藤吉 邦洋
        DA シンポジウム, Aug. 2005
      • ジッタ制約を考慮した IO 同時動作設計ルールの提案
        蜂屋 孝太郎; 小林 宏行; 奥村 隆昌; 佐藤 高史; 岡 宏規
        第18回 回路とシステム軽井沢ワークショップ, Apr. 2005
      • Successive Pad Assignment Algorithm to Optimize Number and Location of Power Supply Pad Using Incremental Matrix Inversion
        T. Sato; M. Hashimoto; H. Onodera
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2005
      • On-chip Thermal Gradient Analysis and Temperature Flattening for SoC Design
        T. Sato; J. Ichimiya; N. Ono; K. Hachiya; M. Hashimoto
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2005
      • Timing Analysis Considering Temporal Supply Voltage Fluctuation
        M. Hashimoto; J. Yamaguchi; T. Sato; H. Onodera
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2005
      • An IR-drop Minimization by Optimizing Number and Location of Power Supply Pads
        T. Sato; M. Hashimoto; H. Onodera
        The 12th workshop on synthesis and system integration of mixed information technologies (SASIMI), Oct. 2004
      • フロアプランにおけるオンチップ熱ばらつきの解析と対策
        佐藤 高史; 市宮 淳次; 小野 信任; 蜂屋 孝太郎; 橋本 昌宜
        DA シンポジウム, Jul. 2004
      • オンチップ・インダクタンスとは? --モデリングと抽出技術--
        黒川 敦; 佐藤 高史; 金本 俊幾
        DA シンポジウム, Jul. 2003
      • VLSI 設計・信号品質解析におけるインダクタンスの影響とその重要性
        佐藤 高史; 金本 俊幾; 黒川 敦
        DA シンポジウム, Jul. 2003
      • A Statistical Methodology for Screening Inductance Dominated Interconnects in Timing Analysis
        T. Kanamoto; T. Sato; A. Kurokawa; Y. Kawakami; H. Oka; T. Kitaura; H. Kobayashi; M. Hashimoto
        Information Processing Society of Japan, May 2003
      • 電源・グランド間容量が同時切替えノイズに与える影響の解析
        坂田 和之; 佐藤 高史; 横溝 剛一
        第17回 回路とシステム(軽井沢)ワークショップ, Apr. 2003
      • Design and Measurement of an Inductance-oscillator for Analyzing Inductance Impact on On-chip Interconnect Delay
        T. Sato; H. Masuda
        International Symposium on Quality Electronic Design (ISQED), Mar. 2003
      • Approximate Formulae Approach for Efficient Inductance Extraction
        A. Kurokawa; T. Sato; H. Masuda
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2003
      • Accurate Prediction of the Impact of On-chip Inductance on Interconnect Delay Using Electrical and Physical Parameter-based RSF
        T. Sato; T. Kanamoto; A. Kurokawa; Y. Kawakami; H. Oka; T. Kitaura; H. Kobayashi; M. Hashimoto
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2003
      • インダクタンスに起因する配線遅延変動の統計的予測手法
        佐藤 高史; 金本 俊幾; 黒川 敦; 川上 善之; 岡 宏規; 北浦 智靖; 池内 敦彦; 小林 宏之; 橋本 昌宜
        電子情報通信学会ソサイエティ大会 チュートリアル講演, Sep. 2002
      • 0.1-um級 LSI の遅延計算における寄生インダクタンスを考慮すべき配線の統計的選別手法
        金本 俊幾; 佐藤 高史; 黒川 敦; 川上 善之; 岡 宏規; 北浦 智靖; 池内 敦彦; 小林 宏之; 橋本 昌宜
        DA シンポジウム, Jul. 2002
      • 動的電源ノイズ解析のための電源グリッドモデル抽出
        蜂屋 孝太郎; 黒川 敦; 佐藤 高史; 南 文裕; 増田 弘生
        DAシンポジウム, Jul. 2002
      • 斜め配線を含む VLSIの高速オンチップ・インダクタンス解析
        黒川 敦; 蜂屋 孝太郎; 佐藤 高史; 徳升 一也; 増田 弘生
        第15回 回路とシステム(軽井沢)ワークショップ, Apr. 2002
      • インダクタンスが配線遅延に及ぼす影響の定量的評価方法
        佐藤 高史; 金本 俊幾; 黒川 敦; 川上 善之; 岡 宏規; 北浦 智靖; 池内 敦彦; 小林 宏之; 橋本 昌宜
        第15回 回路とシステム(軽井沢)ワークショップ, Apr. 2002
      • 有限要素法と回路解析の連成解析による同時切替えノイズの評価
        馬淵 雄一; 諏訪 元大; 中村 篤; 福本 英士; 白井 優之; 林 亨; 横溝 剛一; 佐藤 高史; 大竹 成典; 坂田 和之
        第14回 エレクトロニクス実装学会全国大会, Mar. 2002
      • Efficient Generation of Delay Change Curves for Noise-aware Static Timing Analysis
        K. Agarwal; Y. Cao; T. Sato; D. Sylvester; C. Hu
        ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC), Jan. 2002
      • New Approaches to Noise-aware Static Timing Analysis
        Y. Cao; T. Sato; X. Huang; C. Hu; D. Sylvester
        ACM/IEEE International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), Dec. 2000
      • Characterization of Interconnect Coupling Noise Using In-situ Delay-change Curve Measurements
        T. Sato; Y. Cao; D. Sylvester; C. Hu
        13th IEEE International ASIC/SOC Conference, Sep. 2000
      • クロストークノイズによる配線遅延の変動とノイズ波形のモデル化に関する検討
        Takashi Sato; Yu Cao; Dennis Sylvester; Chenming Hu
        信学技報, Sep. 2000
      • プリント回路基板の高周波電流解析用 LSI モデリング手法の検討
        大竹 成典; 馬淵 雄一; 林 亨; 佐藤 高史; 横溝 剛一; 白川 真司; 福本 英士; 中村 篤
        信学技報, Jul. 2000
      • New Paradigm of Predictive CMOS Modeling for Early Circuit Simulation
        Y. Cao; T. Sato; M. Orshansky; D. Sylvester; C. Hu
        IEEE Custom Integrated Circuits Conference (CICC), May 2000
      • Accurate In-situ Measurement of Peak Noise and Delay Induced by Interconnect Coupling
        T. Sato; D. Sylvester; Y. Cao; C. Hu
        IEEE International Solid-State Circuits Conference (ISSCC), Feb. 2000
      • A 5 GBytes/s Data Transfer Scheme With Bit-to-bit Skew Control for Synchronous DRAM
        T. Sato; Y. Nishio; T. Sugano; Y. Nakagome
        International Symposium on VLSI Circuits, Jun. 1998
      • ビット間スキュー制御を有するシンクロナス DRAM の 5 GByte/s データ伝送技術
        佐藤 高史; 西尾 洋二; 管野 利夫; 中込 儀延
        信学技報, Jun. 1998
      • A practical row interchanging algorithm for hierarchically constructed circuit matrices using modified modal analysis
        佐藤 高史; 見山 見可子; 横溝 剛一; 仁保 宏二郎
        信学技報, Dec. 1997
      • メモリ回路を用いた回路分割型回路シミュレーションの評価
        見山 美可子; 佐藤 高史; 北城 三郎; 仁保 宏二郎
        信学技報, Apr. 1996
      • 機能関数を用いたアナログ/デジタル混在回路機能検証高速化手法の一検討
        佐藤 高史; 信澤 理子; 見山 美可子; 横溝 剛一
        電子情報通信学会 総合大会, Mar. 1994

      Books and Other Publications

      • VLSI Design and Test for Systems Dependability
        Takashi Sato, Contributor, Chapter 6, Time-Dependent Degradation in Device Characteristics and Countermeasures by Design
        Springer, Apr. 2019, Not refereed
      • Circuit Design for Reliability
        Reis, Cao; Wir, Contributor, Chapter 5
        Springer, Nov. 2014, Not refereed
      • Bias Temperature Instability for Devices and Circuits
        Grasser, Tibor, Contributor, Chapter 19 and 20, pp.719-782,
        Springer, Dec. 2013, Not refereed
      • 動画像からのロバストな心拍数推定
        佐藤高史, Contributor
        技術情報協会

      Industrial Property Rights

      • 情報処理装置、コンピュータプログラム、情報処理方法及びシミュレーション情報提供方法
        佐藤 高史; 塚本 裕貴; 辺 松
      • PUF回路群,PUF回路群の製造方法,PUF回路の使用方法,及びネットワークシステム
        佐藤 高史; 田中 悠貴; 辺 松; 廣本 正之
      • 太陽電池、複合太陽電池および集積回路
        越智裕之; 池辺 卓; 佐藤高史
      • 集積回路電源間容量の計算装置、及び、集積回路 電源間容量の計算方法
        益一哉; 山長功; 萩原汐; 佐藤高史
      • 特許特許5246785, 回路モデル作成装置、回路モデル作成方法、 シミュレーション装置、及び、シミュレーション方法
        佐藤高史; 山長功; 益一哉
      • 特許2006-511097, 電子回路
        諏訪元大; 宮木美典; 林亨; 佐野亮一; 松井重純; 成瀬峰信; 佐藤高史; 塩田恒星

      External funds: Kakenhi

      • 限定的一時複製を可能とする物理的複製困難関数回路
        Grant-in-Aid for Challenging Research (Exploratory)
        Medium-sized Section 60:Information science, computer engineering, and related fields
        Kyoto University
        佐藤 高史
        From 30 Jul. 2020, To 31 Mar. 2023, Granted
        物理的複製困難関数;PUF;認証;セキュリティ;物理的複製困難回路;PUF;ハードウェアセキュリティ
      • 有機-シリコン混成回路による高機能・超低価格使い捨てヘルスケアセンサの実現
        Grant-in-Aid for Scientific Research (B)
        Basic Section 60040:Computer system-related
        Kyoto University
        佐藤 高史
        From 01 Apr. 2020, To 31 Mar. 2023, Granted
        有機トランジスタ;センサ;トランジスタアレイ;ハイブリッド回路
      • 不正確演算による深層学習向け高効率計算技術
        Grant-in-Aid for Scientific Research (B)
        Basic Section 60040:Computer system-related
        Kyoto University
        廣本 正之
        From 01 Apr. 2018, To 31 Mar. 2021, Declined
        近似計算;ニューラルネットワーク;計算機アーキテクチャ;画像認識;深層学習;不正確演算;プロセッサアーキテクチャ
      • Development of Time-Varying Chip-ID Based on Transistor Models Considering Transient Degradation
        Grant-in-Aid for Scientific Research (B)
        Kyoto University
        Takashi Sato
        From 01 Apr. 2017, To 31 Mar. 2020, Project Closed
        チップID;経年劣化;集積回路設計;認証;暗号;個体識別;暗号・認証;個体認識;集積回路;暗号・認証等
      • Unconscious, non-contact, and continuous bital sensing
        Grant-in-Aid for Challenging Exploratory Research
        Kyoto University
        Takashi Sato
        From 01 Apr. 2015, To 31 Mar. 2017, Project Closed
        心拍数推定;心拍間隔推定;非接触測定;生体情報;信号処理;脈波推定;ノイズ
      • Study on Neural Network Processor for Image Recognition
        Grant-in-Aid for Young Scientists (B)
        Kyoto University
        Masayuki HIROMOTO
        From 01 Apr. 2014, To 31 Mar. 2017, Project Closed
        画像認識;ニューラルネットワーク;ディープラーニング;低消費電力設計;近似計算;メモリスタ;低消費電力技術
      • Reliability design for lifetime prediction, failure prevention, and degradation recovery of integrated circuits
        Grant-in-Aid for Scientific Research (B)
        Kyoto University
        Takashi Sato
        From 01 Apr. 2014, To 31 Mar. 2017, Project Closed
        電子デバイス;デバイス設計・製造プロセス;シミュレーション;デバイスモデル;大規模アレイ回路;経時特性変化;モデル化
      • Architecture for Large-scale Long-term Digital Storage System
        Grant-in-Aid for Scientific Research (B)
        Ritsumeikan University;Kyoto University
        Hiroyuki OCHI
        From 01 Apr. 2011, To 31 Mar. 2014, Project Closed
        非接触通信;非接触電源供給;オンチップ太陽電池;長期信頼性;マスクROM;アドホックネットワーク
      • Acceleration of Timing Analysis using Monte Carlo Methods
        Grant-in-Aid for Scientific Research (B)
        Kyoto University
        Takashi SATO
        From 01 Apr. 2010, To 31 Mar. 2013, Project Closed
        集積回路設計技術;CAD;タイミング解析;モンテカルロ法;集積回路設計;電子回路CAD
      • Signal Integrity of Nano-Scale interconnect and Circuit
        Grant-in-Aid for Scientific Research on Priority Areas
        Science and Engineering
        Tokyo Institute of Technology
        Kazuya MASU
        Project Closed
        ナノ配線;シグナル・インテグリティ;インテグリティ;揺らぎ;ばらつき;シグナルインテグリティ;ばらっき
      • Development of On-chip Nano-Scale Network Based on Communication Theory
        Grant-in-Aid for Scientific Research (A)
        Tokyo Institute of Technology
        Kazuya MASU
        Project Closed
        伝送線路;集積回路;微細配線;高速信号伝送;低消費電力;システムオンチップ;ネットワークオンチップ;配線長分布, transmission line;integrated cirtcuit;nano interconnect;high speed signal propagation;low power consumption;system on chip;network on chip;wire length distribution
      list
        Last Updated :2022/05/14

        Education

        Teaching subject(s)

        • From Apr. 2011, To Mar. 2012
          Advanced Study in CCE II
          Year-long, 情報学研究科
        • From Apr. 2011, To Mar. 2012
          Advanced Study in CCE I
          Year-long, 情報学研究科
        • From Apr. 2011, To Mar. 2012
          通信情報システム特別研究1
          Year-long, 情報学研究科
        • From Apr. 2011, To Mar. 2012
          通信情報システム特別研究2
          Year-long, 情報学研究科
        • From Apr. 2011, To Mar. 2012
          集積システム設計論
          Fall, 情報学研究科
        • From Apr. 2011, To Mar. 2012
          応用集積システム
          Spring, 情報学研究科
        • From Apr. 2011, To Mar. 2012
          通信情報システム特別セミナー
          Year-long, 情報学研究科
        • From Apr. 2011, To Mar. 2012
          集積システム工学特別セミナー
          Year-long, 情報学研究科
        • From Apr. 2012, To Mar. 2013
          Integrated System Architecture and Synthesis
          Spring, 情報学研究科
        • From Apr. 2012, To Mar. 2013
          Seminar on Communications and Computer Engineering, Advanced
          Year-long, 情報学研究科
        • From Apr. 2012, To Mar. 2013
          Advanced Study in Communications and Computer Engineering II
          Year-long, 情報学研究科
        • From Apr. 2012, To Mar. 2013
          Advanced Study in Communications and Computer Engineering I
          Year-long, 情報学研究科
        • From Apr. 2012, To Mar. 2013
          Seminar on Integrated Systems Engineering, Advanced
          Year-long, 情報学研究科
        • From Apr. 2012, To Mar. 2013
          High-Level Design Methodology for System LSI
          Fall, 情報学研究科
        • From Apr. 2013, To Mar. 2014
          Computer Hardware Design
          Fall, 工学部
        • From Apr. 2013, To Mar. 2014
          Embedded Computer Systems
          Fall, 工学部
        • From Apr. 2013, To Mar. 2014
          Integraged Circuits Engineering
          Spring, 工学部
        • From Apr. 2013, To Mar. 2014
          Advanced Study in Communications and Computer Engineering I
          Year-long, 情報学研究科
        • From Apr. 2013, To Mar. 2014
          Advanced Study in Communications and Computer Engineering I
          Spring, 情報学研究科
        • From Apr. 2013, To Mar. 2014
          Advanced Study in Communications and Computer Engineering II
          Year-long, 情報学研究科
        • From Apr. 2013, To Mar. 2014
          System-Level Design Methodology for SoCs
          Fall, 情報学研究科
        • From Apr. 2013, To Mar. 2014
          Integrated System Architecture and Synthesis
          Spring, 情報学研究科
        • From Apr. 2013, To Mar. 2014
          Design in ICT
          Spring, 情報学研究科
        • From Apr. 2013, To Mar. 2014
          Seminar on Communications and Computer Engineering, Advanced
          Year-long, 情報学研究科
        • From Apr. 2013, To Mar. 2014
          Seminar on Integrated Systems Engineering, Advanced
          Year-long, 情報学研究科
        • From Apr. 2014, To Mar. 2015
          Computer Hardware Design
          Fall, 工学部
        • From Apr. 2014, To Mar. 2015
          Embedded Computer Systems
          Fall, 工学部
        • From Apr. 2014, To Mar. 2015
          Integraged Circuits Engineering
          Spring, 工学部
        • From Apr. 2014, To Mar. 2015
          Advanced Study in Communications and Computer Engineering I
          Year-long, 情報学研究科
        • From Apr. 2014, To Mar. 2015
          Advanced Study in Communications and Computer Engineering II
          Year-long, 情報学研究科
        • From Apr. 2014, To Mar. 2015
          System-Level Design Methodology for SoCs
          Fall, 情報学研究科
        • From Apr. 2014, To Mar. 2015
          Integrated System Architecture and Synthesis
          Spring, 情報学研究科
        • From Apr. 2014, To Mar. 2015
          Design in ICT
          Spring, 情報学研究科
        • From Apr. 2014, To Mar. 2015
          Seminar on Communications and Computer Engineering, Advanced
          Year-long, 情報学研究科
        • From Apr. 2014, To Mar. 2015
          Seminar on Integrated Systems Engineering, Advanced
          Year-long, 情報学研究科
        • From Apr. 2014, To Mar. 2015
          Advanced Study in Communications and Computer Engineering I
          Year-long, 情報学研究科
        • From Apr. 2014, To Mar. 2015
          Advanced Study in Communications and Computer Engineering II
          Year-long, 情報学研究科
        • From Apr. 2014, To Mar. 2015
          Advanced Study in Communications and Computer Engineering I
          Year-long, 情報学研究科
        • From Apr. 2015, To Mar. 2016
          Advanced Study in Communications and Computer Engineering I
          Year-long, 情報学研究科
        • From Apr. 2015, To Mar. 2016
          Advanced Study in Communications and Computer Engineering II
          Year-long, 情報学研究科
        • From Apr. 2015, To Mar. 2016
          System-Level Design Methodology for SoCs
          Fall, 情報学研究科
        • From Apr. 2015, To Mar. 2016
          Integrated System Architecture and Synthesis
          Spring, 情報学研究科
        • From Apr. 2015, To Mar. 2016
          Design in ICT
          Spring, 情報学研究科
        • From Apr. 2015, To Mar. 2016
          Embedded Computer Systems
          Fall, 工学部
        • From Apr. 2015, To Mar. 2016
          Computer Hardware Design
          Fall, 工学部
        • From Apr. 2015, To Mar. 2016
          Seminar on Communications and Computer Engineering, Advanced
          Year-long, 情報学研究科
        • From Apr. 2015, To Mar. 2016
          Advanced Study in Communications and Computer Engineering II
          Spring, 情報学研究科
        • From Apr. 2015, To Mar. 2016
          Advanced Study in Communications and Computer Engineering II
          Year-long, 情報学研究科
        • From Apr. 2015, To Mar. 2016
          Advanced Study in Communications and Computer Engineering I
          Fall, 情報学研究科
        • From Apr. 2015, To Mar. 2016
          Advanced Study in Communications and Computer Engineering I
          Year-long, 情報学研究科
        • From Apr. 2015, To Mar. 2016
          Integraged Circuits Engineering
          Spring, 工学部
        • From Apr. 2015, To Mar. 2016
          Seminar on Integrated Systems Engineering, Advanced
          Year-long, 情報学研究科
        • From Apr. 2016, To Mar. 2017
          Advanced Study in Communications and Computer Engineering I
          Year-long, 情報学研究科
        • From Apr. 2016, To Mar. 2017
          Advanced Study in Communications and Computer Engineering II
          Year-long, 情報学研究科
        • From Apr. 2016, To Mar. 2017
          System-Level Design Methodology for SoCs
          Fall, 情報学研究科
        • From Apr. 2016, To Mar. 2017
          Integrated System Architecture and Synthesis
          Spring, 情報学研究科
        • From Apr. 2016, To Mar. 2017
          Design in ICT
          Spring, 情報学研究科
        • From Apr. 2016, To Mar. 2017
          Embedded Computer Systems
          Fall, 工学部
        • From Apr. 2016, To Mar. 2017
          Computer Hardware Design
          Fall, 工学部
        • From Apr. 2016, To Mar. 2017
          Seminar on Communications and Computer Engineering, Advanced
          Year-long, 情報学研究科
        • From Apr. 2016, To Mar. 2017
          Advanced Study in Communications and Computer Engineering II
          Fall, 情報学研究科
        • From Apr. 2016, To Mar. 2017
          Advanced Study in Communications and Computer Engineering II
          Year-long, 情報学研究科
        • From Apr. 2016, To Mar. 2017
          Advanced Study in Communications and Computer Engineering I
          Spring, 情報学研究科
        • From Apr. 2016, To Mar. 2017
          Advanced Study in Communications and Computer Engineering I
          Year-long, 情報学研究科
        • From Apr. 2016, To Mar. 2017
          Integraged Circuits Engineering
          Spring, 工学部
        • From Apr. 2016, To Mar. 2017
          Seminar on Integrated Systems Engineering, Advanced
          Year-long, 情報学研究科
        • From Apr. 2017, To Mar. 2018
          Advanced Study in Communications and Computer Engineering I
          Year-long, 情報学研究科
        • From Apr. 2017, To Mar. 2018
          Advanced Study in Communications and Computer Engineering II
          Year-long, 情報学研究科
        • From Apr. 2017, To Mar. 2018
          System-Level Design Methodology for SoCs
          Fall, 情報学研究科
        • From Apr. 2017, To Mar. 2018
          Integrated System Architecture and Synthesis
          Spring, 情報学研究科
        • From Apr. 2017, To Mar. 2018
          Design in ICT
          Spring, 情報学研究科
        • From Apr. 2017, To Mar. 2018
          Embedded Computer Systems
          Fall, 工学部
        • From Apr. 2017, To Mar. 2018
          Computer Hardware Design
          Fall, 工学部
        • From Apr. 2017, To Mar. 2018
          Seminar on Communications and Computer Engineering, Advanced
          Year-long, 情報学研究科
        • From Apr. 2017, To Mar. 2018
          Advanced Study in Communications and Computer Engineering II
          Spring, 情報学研究科
        • From Apr. 2017, To Mar. 2018
          Advanced Study in Communications and Computer Engineering II
          Year-long, 情報学研究科
        • From Apr. 2017, To Mar. 2018
          Advanced Study in Communications and Computer Engineering I
          Spring, 情報学研究科
        • From Apr. 2017, To Mar. 2018
          Advanced Study in Communications and Computer Engineering I
          Year-long, 情報学研究科
        • From Apr. 2017, To Mar. 2018
          Integraged Circuits Engineering
          Spring, 工学部
        • From Apr. 2017, To Mar. 2018
          Seminar on Integrated Systems Engineering, Advanced
          Year-long, 情報学研究科
        • From Apr. 2018, To Mar. 2019
          System-Level Design Methodology for SoCs
          Fall, 情報学研究科
        • From Apr. 2018, To Mar. 2019
          Integrated System Architecture and Synthesis
          Spring, 情報学研究科
        • From Apr. 2018, To Mar. 2019
          Design in ICT
          Spring, 工学研究科
        • From Apr. 2018, To Mar. 2019
          Design in ICT
          Spring, 情報学研究科
        • From Apr. 2018, To Mar. 2019
          Embedded Computer Systems
          Fall, 工学部
        • From Apr. 2018, To Mar. 2019
          Computer Hardware Design
          Fall, 工学部
        • From Apr. 2018, To Mar. 2019
          Integraged Circuits Engineering
          Spring, 工学部
        • From Apr. 2019, To Mar. 2020
          Integrated System Architecture and Synthesis
          Spring, 情報学研究科
        • From Apr. 2019, To Mar. 2020
          Design in ICT
          Fall, 情報学研究科
        • From Apr. 2019, To Mar. 2020
          Embedded Computer Systems
          Fall, 工学部
        • From Apr. 2019, To Mar. 2020
          Computer Hardware Design
          Fall, 工学部
        • From Apr. 2019, To Mar. 2020
          Integraged Circuits Engineering
          Spring, 工学部
        • From Apr. 2019, To Mar. 2020
          System-Level Design Methodology for SoCs
          Fall, 情報学研究科
        • From Apr. 2020, To Mar. 2021
          Integrated System Architecture and Synthesis
          Spring, 情報学研究科
        • From Apr. 2020, To Mar. 2021
          Design in ICT
          Fall, 情報学研究科
        • From Apr. 2020, To Mar. 2021
          Embedded Computer Systems
          Fall, 工学部
        • From Apr. 2020, To Mar. 2021
          Computer Hardware Design
          Fall, 工学部
        • From Apr. 2020, To Mar. 2021
          Integraged Circuits Engineering
          Spring, 工学部
        • From Apr. 2020, To Mar. 2021
          System-Level Design Methodology for SoCs
          Fall, 情報学研究科
        • From Apr. 2021, To Mar. 2022
          Integrated System Architecture and Synthesis
          Spring, 情報学研究科
        • From Apr. 2021, To Mar. 2022
          Design in ICT
          Fall, 情報学研究科
        • From Apr. 2021, To Mar. 2022
          Embedded Computer Systems
          Fall, 工学部
        • From Apr. 2021, To Mar. 2022
          Computer Hardware Design
          Fall, 工学部
        • From Apr. 2021, To Mar. 2022
          Integraged Circuits Engineering
          Spring, 工学部
        • From Apr. 2021, To Mar. 2022
          System-Level Design Methodology for SoCs
          Fall, 情報学研究科
        list
          Last Updated :2022/05/14

          Administration

          School management (title, position)

          • From 01 Apr. 2010, To 31 Mar. 2011
            学生部委員会 委員
          • From 01 Apr. 2010, To 31 Mar. 2012
            学生生活委員会 委員
          • From 01 Apr. 2014, To 31 Mar. 2015
            教育用計算機専門委員会 委員
          • From 01 Apr. 2015, To 31 Mar. 2017
            広報委員会 委員
          • From 01 Apr. 2015, To 31 Mar. 2017
            広報委員会 紅萠編集専門部会
          • From 01 Apr. 2015, To 31 Mar. 2017
            広報委員会 紅萠編集専門部会

          Faculty management (title, position)

          • From 01 Apr. 2011, To 31 Mar. 2012
            専攻長会議
          • From 01 Apr. 2011, To 31 Mar. 2012
            制規委員会副委員長
          • From 01 Apr. 2011, To 31 Mar. 2012
            情報セキュリティ委員会委員
          • From 01 Apr. 2012, To 31 Mar. 2014
            企画委員会委員
          • From 01 Apr. 2014, To 31 Mar. 2015
            基盤整備委員会委員
          • From 01 Apr. 2014, To 31 Mar. 2015
            計算機小委員会委員長(基盤整備員会)
          • From 01 Apr. 2015, To 31 Mar. 2016
            基盤整備委員会委員長
          • From 01 Apr. 2016, To 31 Mar. 2017
            評価・広報委員会委員
          • From 01 Apr. 2016, To 31 Mar. 2017
            教務委員会委員
          • From 01 Apr. 2016, To 31 Mar. 2017
            第3期中期目標期間部局行動計画作成WG委員
          • From 01 Apr. 2016, To 31 Mar. 2017
            評価WG副委員長
          • From 01 Apr. 2016, To 31 Mar. 2017
            広報WG委員
          • From 01 Apr. 2017, To 31 Mar. 2018
            専攻長会議
          • From 01 Apr. 2017, To 31 Mar. 2018
            情報背急ティ委員会委員
          • From 01 Jun. 2018, To 31 Mar. 2019
            教務委員会委員
          • From 01 Apr. 2018, To 31 Mar. 2019
            財務委員会副委員長
          • From 01 Apr. 2019, To 31 Mar. 2020
            財務委員会委員長
          • From 01 Apr. 2020, To 31 Mar. 2022
            企画委員会委員

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